数字集成电路的防护软错误技术研究
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 1 绪论 | 第12-20页 |
| 1.1 研究的背景和意义 | 第12-16页 |
| 1.1.1 集成电路的发展历程 | 第12-14页 |
| 1.1.2 研究的意义 | 第14-16页 |
| 1.2 国内外的研究现状 | 第16-17页 |
| 1.3 课题来源 | 第17-18页 |
| 1.4 研究内容和创新点 | 第18-19页 |
| 1.5 论文的组织结构 | 第19-20页 |
| 2 软错误概论和HSPICE仿真工具 | 第20-34页 |
| 2.1 宇宙辐射 | 第20-21页 |
| 2.2 宇宙辐射对集成电路的影响 | 第21页 |
| 2.3 单粒子效应 | 第21-26页 |
| 2.3.1 单粒子效应分类 | 第22-23页 |
| 2.3.2 SEU和SET对于电路的影响 | 第23-26页 |
| 2.4 软错误率及其评价标准 | 第26-27页 |
| 2.5 电路级软错误建模 | 第27-28页 |
| 2.5.1 双指数电流模型 | 第27-28页 |
| 2.5.2 晶体管级软错误建模 | 第28页 |
| 2.6 仿真工具HSPICE | 第28-32页 |
| 2.6.1 HSPICE简介 | 第28-29页 |
| 2.6.2 HSPICE的设计功能 | 第29页 |
| 2.6.3 HSPICE书写规则 | 第29-30页 |
| 2.6.4 输入源介绍 | 第30-31页 |
| 2.6.5 常用输入源案例介绍 | 第31-32页 |
| 2.7 本章小结 | 第32-34页 |
| 3 经典的防护软错误方法和锁存器介绍 | 第34-50页 |
| 3.1 C单元的基本原理及应用 | 第34-36页 |
| 3.2 标准静态锁存器 | 第36-37页 |
| 3.3 时序逻辑电路的软错误防护 | 第37-43页 |
| 3.3.1 DICE单元 | 第37-39页 |
| 3.3.2 使用阻塞反馈晶体管的加固方式 | 第39-41页 |
| 3.3.3 TMR锁存器 | 第41-42页 |
| 3.3.4 FERST锁存器 | 第42-43页 |
| 3.4 组合电路的软错误防护 | 第43-48页 |
| 3.4.1 基于数据延迟的SET防护方式介绍 | 第43-46页 |
| 3.4.2 组合电路防护的锁存器介绍 | 第46-48页 |
| 3.5 本章小节 | 第48-50页 |
| 4 防SEU/SET的锁存器设计 | 第50-68页 |
| 4.1 提出的锁存器结构 | 第50-51页 |
| 4.2 提出的锁存器的工作状态 | 第51页 |
| 4.3 提出的锁存器对SEU的防护 | 第51-63页 |
| 4.3.1 提出的锁存器对于敏感节点的防护原理 | 第51-53页 |
| 4.3.2 SEU防护仿真 | 第53-58页 |
| 4.3.3 性能评估 | 第58-63页 |
| 4.4 提出的锁存器对于SET的防护 | 第63-67页 |
| 4.4.1 防护SET原理 | 第63-65页 |
| 4.4.2 关于SET防护结构的仿真 | 第65-66页 |
| 4.4.3 晶体管数目比较 | 第66-67页 |
| 4.5 本章小结 | 第67-68页 |
| 5 总结与展望 | 第68-70页 |
| 5.1 总结全文 | 第68-69页 |
| 5.2 展望 | 第69-70页 |
| 参考文献 | 第70-76页 |
| 致谢 | 第76-78页 |
| 作者简介及读研期间主要科研成果 | 第78页 |
