基于FPGA的全数字锁相环的设计与实现
| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 1 绪论 | 第8-13页 |
| ·锁相环的发展背景以及国内外发展现状 | 第8-9页 |
| ·锁相环的基本特性 | 第9-11页 |
| ·全数字锁相环的研究及意义 | 第11页 |
| ·本文主要工作 | 第11-13页 |
| 2 锁相环的原理 | 第13-24页 |
| ·锁相环(PLL)原理 | 第13-19页 |
| ·锁相环(PLL)的概述 | 第13页 |
| ·锁相环(PLL)的基本原理与组成结构 | 第13-14页 |
| ·鉴相器 | 第14-15页 |
| ·环路滤波器 | 第15页 |
| ·压控振荡器 | 第15-16页 |
| ·锁相环的数学模型 | 第16-19页 |
| ·锁相环中的重要概念和参数 | 第19-20页 |
| ·锁相环的工作状态 | 第19页 |
| ·锁相环的主要参数 | 第19-20页 |
| ·全数字锁相环(ADPLL)基本原理 | 第20-23页 |
| ·鉴相器 | 第20-21页 |
| ·÷K计数器 | 第21-22页 |
| ·增/减(I/D)电路 | 第22-23页 |
| ·环路动作过程 | 第23页 |
| ·本章小结 | 第23-24页 |
| 3 全数字锁相环的设计 | 第24-41页 |
| ·Verilog HDL硬件语言简介 | 第24-25页 |
| ·Verilog HDL设计工具 | 第25-27页 |
| ·ModelSim简介 | 第25-26页 |
| ·Xilinx ISE简介 | 第26-27页 |
| ·主模块 | 第27-36页 |
| ·鉴相器模块 | 第28-29页 |
| ·自动变模控制模块 | 第29-31页 |
| ·÷K计数器模块 | 第31-32页 |
| ·增减(I/D)电路模块 | 第32-35页 |
| ·÷N计数器模块 | 第35-36页 |
| ·全数字锁相环的仿真结果与结果分析 | 第36-40页 |
| ·顶层全局设计 | 第36-37页 |
| ·全数字锁相环的仿真结果 | 第37-40页 |
| ·本章小结 | 第40-41页 |
| 4 FPGA验证与实现 | 第41-47页 |
| ·FPGA简介 | 第41-42页 |
| ·FPGA实验板简介 | 第42页 |
| ·测试结果 | 第42-46页 |
| ·本章小结 | 第46-47页 |
| 结论 | 第47-48页 |
| 参考文献 | 第48-50页 |
| 致谢 | 第50-51页 |
