| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 专用术语注释表 | 第8-9页 |
| 第一章 绪论 | 第9-17页 |
| ·课题背景 | 第9-10页 |
| ·信道纠错简介 | 第10-15页 |
| ·信道纠错编码的概念 | 第10-11页 |
| ·常见的信道纠错编码方案 | 第11-14页 |
| ·基于双绞线的自适应 OFDM 系统的信道纠错的特点 | 第14-15页 |
| ·本文工作任务与论文结构 | 第15-17页 |
| 第二章 OFDM 系统中的信道纠错码方案 | 第17-25页 |
| ·OFDM 系统原理介绍 | 第17页 |
| ·卷积码 | 第17-19页 |
| ·卷积码编码 | 第17-19页 |
| ·卷积码的译码 | 第19页 |
| ·RS 码 | 第19-20页 |
| ·Turbo 码 | 第20-21页 |
| ·LDPC 码 | 第21-22页 |
| ·级联码 | 第22-23页 |
| ·级联码及其发展 | 第22-23页 |
| ·RS-CC 级联码 | 第23页 |
| ·交织编码 | 第23-24页 |
| ·CRC 检错码 | 第24页 |
| ·本章小结 | 第24-25页 |
| 第三章 自适应 OFDM 系统信道纠错方案选择与设计 | 第25-45页 |
| ·自适应 OFDM 系统信道纠错方案选择 | 第25-26页 |
| ·CC 卷积码设计 | 第26-34页 |
| ·卷积码编码原理 | 第26-27页 |
| ·删余卷积码的设计 | 第27-28页 |
| ·Viterbi 译码原理 | 第28-32页 |
| ·删余卷积码的 Viterbi 译码 | 第32页 |
| ·卷积码性能仿真 | 第32-34页 |
| ·RS 码 | 第34-39页 |
| ·RS 编码原理 | 第34-35页 |
| ·RS 码译码原理 | 第35-38页 |
| ·RS 码仿真性能 | 第38-39页 |
| ·RS-CC 级联码 | 第39-41页 |
| ·RS-CC 仿真流程设计 | 第39-41页 |
| ·重传帧帧融合纠错方案设计 | 第41-44页 |
| ·思路的提出 | 第41-42页 |
| ·重传帧帧融合纠错仿真 | 第42页 |
| ·重传帧帧融合纠错的仿真性能 | 第42-43页 |
| ·接收端的 RAM 帧数据融合设计 | 第43-44页 |
| ·本章小节 | 第44-45页 |
| 第四章 纠错方案的 FPGA 实现与验证 | 第45-70页 |
| ·FPGA 开发环境介绍 | 第45-48页 |
| ·可编程逻辑器件(PLD)发展简介 | 第45-46页 |
| ·Altera 公司的 CycloneIII 系列 FPGA 芯片特点 | 第46-47页 |
| ·Verilog HDL 语言简介 | 第47-48页 |
| ·纠错方案的整体结构 | 第48页 |
| ·CC 卷积码编码的 FPGA 实现 | 第48-52页 |
| ·CC（2,1,7）卷积编码 | 第48-50页 |
| ·速率自适应 CC（2,1,7）编码的实现 | 第50-52页 |
| ·Viterbi 译码的 FPGA 设计与实现 | 第52-61页 |
| ·Viterbi 译码整体框架图 | 第52-53页 |
| ·分支度量模块的设计与实现 | 第53-55页 |
| ·加比选模块 | 第55-57页 |
| ·路径存储 RAM | 第57-58页 |
| ·TB 回溯译码模块 | 第58-59页 |
| ·Viterbi 译码整体模块 | 第59-61页 |
| ·自适应删余卷积码的译码处理 | 第61-64页 |
| ·对删余卷积码的 Viterbi 译码 | 第61-63页 |
| ·融合帧纠错方案时的 Viterbi 译码预处理 | 第63-64页 |
| ·交织模块 | 第64-65页 |
| ·CRC 校验模块 | 第65-66页 |
| ·RS+CC 级联编码 | 第66-68页 |
| ·RS 码编码 | 第66-67页 |
| ·RS+CC 级联码编码 | 第67-68页 |
| ·资源占用与分析 | 第68-69页 |
| ·本章小结 | 第69-70页 |
| 第五章 总结与展望 | 第70-71页 |
| ·本文工作总结 | 第70页 |
| ·对后续工作的展望 | 第70-71页 |
| 参考文献 | 第71-74页 |
| 附录1 攻读硕士学位期间参加的科研项目 | 第74-75页 |
| 致谢 | 第75页 |
