| 摘要 | 第1-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第7-12页 |
| ·课题背景及意义 | 第7-8页 |
| ·BCH码的简单介绍 | 第8-9页 |
| ·本文的研究内容 | 第9-12页 |
| 第二章 NAND Flash接口及操作时序 | 第12-20页 |
| ·NAND Flash的存储规格说明 | 第12-13页 |
| ·NAND Flash的接口及存储错误分析 | 第13-15页 |
| ·NAND Flash的操作时序 | 第15-19页 |
| ·读页操作 | 第16-17页 |
| ·读ID操作 | 第17页 |
| ·写页操作 | 第17-18页 |
| ·读状态操作 | 第18-19页 |
| ·块擦除操作 | 第19页 |
| ·全章总结 | 第19-20页 |
| 第三章 BCH算法基本原理 | 第20-35页 |
| ·纠错码的基本概念 | 第20-23页 |
| ·循环纠错码编码译码原理 | 第23-26页 |
| ·循环码的编码原理 | 第23-24页 |
| ·循环码的译码原理 | 第24-26页 |
| ·BCH纠错码原理 | 第26-33页 |
| ·BCH码基本原理 | 第26-27页 |
| ·BCH码的编码原理 | 第27-29页 |
| ·BCH码的译码原理 | 第29-33页 |
| ·BCH码参数设置 | 第33-34页 |
| ·本章总结 | 第34-35页 |
| 第四章 并行BCH码编码器设计 | 第35-39页 |
| ·串行BCH码编码器 | 第35页 |
| ·并行BCH码编码器 | 第35-37页 |
| ·NAND Flash控制器中数据缓冲存储器 | 第37-38页 |
| ·全章总结 | 第38-39页 |
| 第五章 并行BCH译码器 | 第39-49页 |
| ·BCH译码预计算模块 | 第40-43页 |
| ·CRC值计算 | 第40-42页 |
| ·继续进行CRC值计算 | 第42-43页 |
| ·BCH译码模块 | 第43-47页 |
| ·伴随式计算电路 | 第43-45页 |
| ·错误位置计算多项式电路 | 第45-47页 |
| ·Chien搜索电路 | 第47页 |
| ·数据修正模块 | 第47-48页 |
| ·全章总结 | 第48-49页 |
| 第六章 NAND Flash Controller结构 | 第49-51页 |
| ·NAND Flash Controller结构 | 第49-50页 |
| ·本章总结 | 第50-51页 |
| 第七章 仿真验证 | 第51-62页 |
| ·仿真验证策略 | 第51-52页 |
| ·BCH码编码解码算法验证 | 第51页 |
| ·软件仿真 | 第51页 |
| ·FPGA平台验证 | 第51-52页 |
| ·仿真验证结果 | 第52-57页 |
| ·算法仿真验证的计算结果 | 第52-57页 |
| ·NCSimulater软件仿真结果 | 第57-59页 |
| ·FPGA验证结果 | 第59-61页 |
| ·全章总结 | 第61-62页 |
| 第八章 全文总结与展望 | 第62-64页 |
| ·全文内容总结 | 第62页 |
| ·本设计创新点 | 第62-64页 |
| 参考文献 | 第64-66页 |
| 致谢 | 第66-67页 |