基于ASIC的频率合成器数字部分研究与实现
中文摘要 | 第1-6页 |
ABSTRACT | 第6-10页 |
1 绪论 | 第10-18页 |
·频率合成简介 | 第10-12页 |
·频率合成的概念及主要技术指标 | 第10页 |
·频率合成技术的发展 | 第10-12页 |
·频率合成技术简介 | 第12-15页 |
·直接频率合成(DS) | 第12-13页 |
·间接频率合成 | 第13-14页 |
·直接数字频率合成(DDS) | 第14页 |
·混合式频率合成技术 | 第14-15页 |
·各种频率合成技术的性能分析 | 第15-16页 |
·DDS技术的发展趋势 | 第16-17页 |
·本文要完成的工作 | 第17-18页 |
2 锁相环原理 | 第18-28页 |
·锁相环路构成及基本工作原理 | 第18-19页 |
·环路数学模型 | 第19-21页 |
·鉴相器的数学模型 | 第19页 |
·环路滤波器的数学模型 | 第19-20页 |
·压控振荡器的数学模型 | 第20页 |
·环路的数学模型和基本方程 | 第20-21页 |
·环路的线性化及传递函数 | 第21-22页 |
·环路的稳定性 | 第22-24页 |
·环路噪声性能分析 | 第24-25页 |
·本文中用到的锁相环构件的技术指标 | 第25-28页 |
·鉴相器(PFD和电荷泵) | 第25-26页 |
·滤波器(电阻和电容) | 第26页 |
·压控振荡器(VCO) | 第26-28页 |
3 DDS技术的基本理论 | 第28-36页 |
·DDS技术的工作原理和主要特点 | 第28-30页 |
·DDS的结构 | 第30-31页 |
·相位累加器 | 第30-31页 |
·查询表ROM | 第31页 |
·数模转换器 | 第31页 |
·DDS的理想输出频谱 | 第31-32页 |
·含有噪声的DDS输出频谱 | 第32-36页 |
·DDS的相位噪声分析 | 第32页 |
·DDS的杂散分析 | 第32-36页 |
4 ASIC设计流程和相关技术 | 第36-47页 |
·EDA技术简介 | 第36-39页 |
·硬件描述语言(HDL) | 第39-40页 |
·VHDL语言 | 第39页 |
·Verilog HDL语言 | 第39-40页 |
·ASIC设计流程 | 第40-42页 |
·ASIC设计相关技术 | 第42-47页 |
·可综合设计技术 | 第42-46页 |
·可测性设计技术 | 第46页 |
·可重用设计技术 | 第46-47页 |
5 频率合成器的模块划分和算法分析 | 第47-61页 |
·频率合成器总体介绍 | 第47-48页 |
·数字频率合成(DFS) | 第48-59页 |
·时钟发生器(ClkGen) | 第50-53页 |
·相位累加器(Acc) | 第53-57页 |
·时钟选择器(ClkSel) | 第57-58页 |
·基本运算总结 | 第58-59页 |
·分频模块(DIVIDERS) | 第59页 |
·控制系统(CONTROL SYSTEM) | 第59-61页 |
6 数字部分实现 | 第61-87页 |
·本章简介 | 第61页 |
·分频器A | 第61-65页 |
·技术指标 | 第61-62页 |
·HDL实现和逻辑仿真 | 第62-64页 |
·综合优化 | 第64-65页 |
·分频器B | 第65-72页 |
·技术指标 | 第66-67页 |
·HDL实现和逻辑仿真 | 第67-71页 |
·综合优化 | 第71-72页 |
·相位累加器(Acc) | 第72-76页 |
·技术指标 | 第72-73页 |
·HDL实现和逻辑仿真 | 第73-75页 |
·综合优化 | 第75-76页 |
·时钟选择器(ClkSel) | 第76-79页 |
·技术指标 | 第76-77页 |
·HDL实现和逻辑仿真 | 第77-78页 |
·综合优化 | 第78-79页 |
·分频器C | 第79-82页 |
·技术指标 | 第79-80页 |
·HDL实现和逻辑仿真 | 第80-81页 |
·综合优化 | 第81-82页 |
·控制系统(CONTROL SYSTEM) | 第82-86页 |
·技术指标 | 第82-83页 |
·HDL实现和逻辑仿真 | 第83-85页 |
·综合优化 | 第85-86页 |
·总结 | 第86-87页 |
7 结论 | 第87-88页 |
参考文献 | 第88-90页 |
作者简历 | 第90-91页 |