| 摘要 | 第1-5页 |
| ABSTRACT | 第5-6页 |
| 目录 | 第6-8页 |
| 第1章 绪论 | 第8-15页 |
| ·课题背景 | 第8-11页 |
| ·集成电路发展现状 | 第8-9页 |
| ·深亚微米工艺带来的挑战 | 第9-11页 |
| ·课题来源 | 第11-13页 |
| ·EOC物理层芯片简介 | 第11-12页 |
| ·ASIC物理设计中的时钟树 | 第12-13页 |
| ·论文研究内容 | 第13页 |
| ·论文结构 | 第13-15页 |
| 第2章 时钟树基本原理 | 第15-35页 |
| ·ASIC设计流程 | 第15-16页 |
| ·物理设计流程 | 第16-19页 |
| ·时钟驱动网络基本原理 | 第19-21页 |
| ·时钟的引入 | 第19-20页 |
| ·时钟的产生 | 第20-21页 |
| ·时钟网络的分类 | 第21-24页 |
| ·非理想时钟 | 第24-28页 |
| ·时钟偏移 | 第24-26页 |
| ·时钟抖动 | 第26-28页 |
| ·解决时钟偏差的方法 | 第28页 |
| ·同步时钟的时序收敛 | 第28-32页 |
| ·简化的时序路径 | 第28-31页 |
| ·带有时钟偏移的时序分析 | 第31-32页 |
| ·时钟树中的时钟端口 | 第32-34页 |
| ·本章小结 | 第34-35页 |
| 第3章 BE57000 芯片的时钟树基本规划 | 第35-42页 |
| ·BE57000 芯片介绍 | 第35-37页 |
| ·BE57000 芯片时钟约束 | 第37-41页 |
| ·BE57000 时钟定义 | 第37-40页 |
| ·预想时钟设置 | 第40-41页 |
| ·本章小结 | 第41-42页 |
| 第4章 BE57000 基于ASTRO的时钟树综合 | 第42-55页 |
| ·BE57000 时钟树综合基本实现 | 第42-46页 |
| ·时钟树综合前期处理 | 第42页 |
| ·时钟树综合参数设置 | 第42-43页 |
| ·时钟树结构设置 | 第43-45页 |
| ·标准单元选取设置 | 第45页 |
| ·时钟树综合策略 | 第45-46页 |
| ·有效时钟偏移 | 第46-51页 |
| ·DFT模式下的时钟树综合 | 第51-54页 |
| ·本章小结 | 第54-55页 |
| 第5章 时钟树综合优化方案 | 第55-66页 |
| ·基于功耗优化的时钟树综合 | 第55-56页 |
| ·时钟树综合后优化 | 第56-59页 |
| ·时钟树的布线优化 | 第59-65页 |
| ·线间串扰 | 第59-61页 |
| ·时钟树布线优化方案 | 第61-64页 |
| ·布线后的优化结果 | 第64-65页 |
| ·本章小结 | 第65-66页 |
| 结论 | 第66-68页 |
| 参考文献 | 第68-72页 |
| 攻读硕士学位期间发表的学术论文 | 第72-74页 |
| 致谢 | 第74页 |