数字忆阻器的实现及其应用
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-16页 |
| 1.1 研究背景及意义 | 第10-11页 |
| 1.2 研究现状及发展趋势 | 第11-14页 |
| 1.2.1 忆阻器 | 第11-12页 |
| 1.2.2 忆阻器建模 | 第12-13页 |
| 1.2.3 忆阻器逻辑电路 | 第13-14页 |
| 1.3 本文主要内容和结构安排 | 第14-16页 |
| 第二章 忆阻器和逻辑门电路理论概述 | 第16-25页 |
| 2.1 忆阻器理论 | 第16-22页 |
| 2.1.1 忆阻器的概念 | 第16-17页 |
| 2.1.2 忆阻器模型分析 | 第17-19页 |
| 2.1.3 惠普忆阻器工作原理 | 第19-20页 |
| 2.1.4 惠普忆阻器端口伏安特性分析 | 第20-21页 |
| 2.1.5 忆阻器的应用 | 第21-22页 |
| 2.2 忆阻器逻辑电路概述 | 第22-23页 |
| 2.2.1 忆阻器逻辑电路特性 | 第22-23页 |
| 2.2.2 忆阻器状态逻辑原理 | 第23页 |
| 2.3 本章小结 | 第23-25页 |
| 第三章 数字忆阻器电路模型设计及实现 | 第25-36页 |
| 3.1 忆阻器数字模型设计 | 第25-26页 |
| 3.1.1 数字忆阻器理论模型分析 | 第25-26页 |
| 3.1.2 忆阻器二端口电路模型设计 | 第26页 |
| 3.2 软硬件平台介绍 | 第26-30页 |
| 3.2.1 微处理器S3C6410的介绍 | 第26-27页 |
| 3.2.2 硬件外设介绍 | 第27-28页 |
| 3.2.3 嵌入式Linux交叉开发环境搭建 | 第28-30页 |
| 3.3 忆阻器数字仿真器电路实现 | 第30-32页 |
| 3.4 数字忆阻器仿真实验 | 第32-34页 |
| 3.4.1 数字忆阻器波形及频率仿真 | 第32-34页 |
| 3.4.2 数字忆阻器掉电记忆特性测试 | 第34页 |
| 3.5 本章小结 | 第34-36页 |
| 第四章 忆阻器串并联特性 | 第36-45页 |
| 4.1 忆阻器极性分析 | 第36-37页 |
| 4.2 忆阻器串并联理论分析 | 第37-42页 |
| 4.2.1 忆阻器串联等效分析 | 第37-40页 |
| 4.2.2 忆阻器并联等效分析 | 第40-42页 |
| 4.3 数字忆阻器串并联仿真实验 | 第42-44页 |
| 4.3.1 忆阻器串联电路搭建和仿真验证 | 第42-43页 |
| 4.3.2 忆阻器并联电路搭建和仿真验证 | 第43-44页 |
| 4.4 本章小结 | 第44-45页 |
| 第五章 数字忆阻器在逻辑门电路中的应用 | 第45-50页 |
| 5.1 阈值型双极性忆阻器 | 第45-46页 |
| 5.2 基于阈值型的二值忆阻器实现 | 第46-48页 |
| 5.3 基于二值忆阻器的逻辑非门电路验证 | 第48-49页 |
| 5.4 本章小结 | 第49-50页 |
| 第六章 总结与展望 | 第50-52页 |
| 6.1 工作总结 | 第50-51页 |
| 6.2 研究展望 | 第51-52页 |
| 致谢 | 第52-53页 |
| 参考文献 | 第53-57页 |
| 附录 | 第57页 |
