| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-18页 |
| 1.1 课题的来源及研究目的和意义 | 第9页 |
| 1.2 国内外研究现状和分析 | 第9-16页 |
| 1.2.1 NAND Flash 发展现状 | 第9-11页 |
| 1.2.2 NAND Flash 管理算法国内外研究现状 | 第11-15页 |
| 1.2.3 NAND Flash 管理算法验证方法的国内外研究现状 | 第15-16页 |
| 1.3 主要研究内容及论文结构 | 第16-18页 |
| 第2章 算法验证平台总体方案设计 | 第18-28页 |
| 2.1 NAND Flash 管理算法验证平台需求 | 第18页 |
| 2.2 总体方案设计 | 第18-20页 |
| 2.2.1 设计原则 | 第18-19页 |
| 2.2.2 总体方案 | 第19-20页 |
| 2.3 详细方案论证 | 第20-27页 |
| 2.3.1 硬件方案设计 | 第20-26页 |
| 2.3.2 软件方案设计 | 第26-27页 |
| 2.4 本章小结 | 第27-28页 |
| 第3章 Zynq PL 设计与验证 | 第28-49页 |
| 3.1 FPGA 设计流程 | 第28-29页 |
| 3.1.1 常用嵌入式设计流程及缺点 | 第28-29页 |
| 3.1.2 基于 PlanAhead 的嵌入式设计流程 | 第29页 |
| 3.2 AXI 总线简介 | 第29-30页 |
| 3.3 FPGA 逻辑总体框架 | 第30-32页 |
| 3.4 数据传输主控模块设计与验证 | 第32-39页 |
| 3.4.1 数据传输主控模块总体设计 | 第32-33页 |
| 3.4.2 AXI_DMA 引擎设计 | 第33-36页 |
| 3.4.3 AXI_DMA 读、写的实现 | 第36-39页 |
| 3.5 NAND Flash 主控制器设计与验证 | 第39-44页 |
| 3.5.1 NAND Flash 控制时序分析 | 第39-41页 |
| 3.5.2 NAND Flash 主控制器详细设计及验证 | 第41-44页 |
| 3.6 数据缓存机制设计 | 第44页 |
| 3.7 数据错误引入模块设计 | 第44-45页 |
| 3.8 坏块管理实现 | 第45-48页 |
| 3.8.1 坏块管理总体设计 | 第45-46页 |
| 3.8.2 基于 Vivado HLS 的 BCH 纠错算法实现 | 第46-48页 |
| 3.9 本章小结 | 第48-49页 |
| 第4章 Zynq PS 固件设计 | 第49-62页 |
| 4.1 PS 应用程序总体设计 | 第49-50页 |
| 4.1.1 FreeRTOS 简介 | 第49-50页 |
| 4.1.2 应用程序总体框架与模块划分 | 第50页 |
| 4.2 USB 存储设备设计 | 第50-57页 |
| 4.2.1 基于 Zynq 的 USB 控制器实现 | 第50-52页 |
| 4.2.2 大容量存储设备实现 | 第52-57页 |
| 4.3 驱动程序设计 | 第57-59页 |
| 4.3.1 AXI_DMA 驱动程序设计 | 第57-59页 |
| 4.3.2 数据传输主控模块驱动程序设计 | 第59页 |
| 4.4 千兆以太网通讯实现 | 第59-61页 |
| 4.5 本章小结 | 第61-62页 |
| 第5章 系统测试及实验验证 | 第62-77页 |
| 5.1 系统测试 | 第62-66页 |
| 5.1.1 AXI_DMA 传输速率测试 | 第62-63页 |
| 5.1.2 NAND Flash 控制器读、写速度测试 | 第63-64页 |
| 5.1.3 USB 大容量存储设备数据传输速率测试 | 第64-65页 |
| 5.1.4 千兆以太网测试 | 第65-66页 |
| 5.2 FTL 算法验证 | 第66-76页 |
| 5.2.1 NAND Flash 管理算法评测主要指标 | 第66-68页 |
| 5.2.2 测试软件设计 | 第68-69页 |
| 5.2.3 常用 FTL 算法实现与验证 | 第69-76页 |
| 5.3 本章小结 | 第76-77页 |
| 结论 | 第77-78页 |
| 参考文献 | 第78-83页 |
| 攻读学位期间发表的学术论文及其它成果 | 第83-85页 |
| 致谢 | 第85-86页 |
