| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第9-13页 |
| 1.1 课题背景及研究的目的和意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 本文的研究内容 | 第11-13页 |
| 第2章 全并行模数转换器简介与特性 | 第13-25页 |
| 2.1 全并行模数转换器的基本工作原理 | 第13-14页 |
| 2.2 全并行模数转换器的性能参数介绍 | 第14-18页 |
| 2.2.1 静态参数 | 第14-17页 |
| 2.2.2 动态参数 | 第17-18页 |
| 2.3 全并行模数转换器的误差来源分析 | 第18-25页 |
| 2.3.1 时钟的偏斜误差 | 第18-19页 |
| 2.3.2 时钟的回馈噪声 | 第19-20页 |
| 2.3.3 输入信号的馈通 | 第20-22页 |
| 2.3.4 比较器的亚稳态 | 第22-23页 |
| 2.3.5 比较器的失调 | 第23-25页 |
| 第3章 时间交织 ADC 原理与技术研究 | 第25-34页 |
| 3.1 时间交织 ADC 的工作原理 | 第25-26页 |
| 3.2 时间交织 ADC 的失配分析 | 第26-30页 |
| 3.2.1 时钟失配 | 第26-28页 |
| 3.2.2 增益失配 | 第28-29页 |
| 3.2.3 失调失配 | 第29-30页 |
| 3.3 时间交织 ADC 的失配校准技术 | 第30-34页 |
| 3.3.1 时间交织 ADC 时钟失配校正方法 | 第30-31页 |
| 3.3.2 时间交织 ADC 增益失配校正方法 | 第31-33页 |
| 3.3.3 时间交织 ADC 失调失配校正方法 | 第33-34页 |
| 第4章 双通道 6BIT 6GS/S FLASH ADC 设计 | 第34-62页 |
| 4.1 双通道 FLASH ADC 的系统结构 | 第34-35页 |
| 4.2 系统时钟电路的设计与仿真 | 第35-39页 |
| 4.3 跟踪保持电路的设计与仿真 | 第39-42页 |
| 4.4 比较器电路的设计与仿真 | 第42-55页 |
| 4.4.1 比较器的电路设计 | 第45-51页 |
| 4.4.2 比较器的失调校正 | 第51-54页 |
| 4.4.3 比较器的电路仿真 | 第54-55页 |
| 4.5 编码电路设计与仿真 | 第55-58页 |
| 4.6 基准源电路的设计与仿真 | 第58-62页 |
| 第5章 双通道 FLASH ADC 版图设计与系统仿真 | 第62-67页 |
| 5.1 双通道 FLASH ADC 主要版图设计 | 第62-65页 |
| 5.1.1 版图的基本规则 | 第62页 |
| 5.1.2 版图的整体布局 | 第62-63页 |
| 5.1.3 版图的匹配 | 第63-65页 |
| 5.2 双通道 FLASH ADC 系统仿真结果 | 第65-67页 |
| 总结 | 第67-68页 |
| 参考文献 | 第68-70页 |
| 致谢 | 第70页 |