| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-13页 |
| 1.1 研究背景 | 第7页 |
| 1.2 国内外研究现状 | 第7-10页 |
| 1.3 论文主要研究内容和组织结构 | 第10-13页 |
| 第二章 时间交织 ADC 基本原理与误差分析 | 第13-25页 |
| 2.1 模数转换器基本理论 | 第13-14页 |
| 2.1.1 基本原理 | 第13-14页 |
| 2.1.2 常见模数转换器结构 | 第14页 |
| 2.2 模数转换器性能指标 | 第14-17页 |
| 2.2.1 静态指标 | 第14-15页 |
| 2.2.2 动态指标 | 第15-17页 |
| 2.3 时间交织 ADC 的工作原理 | 第17-18页 |
| 2.4 时间交织 ADC 失配误差建模 | 第18-23页 |
| 2.4.1 时间交织 ADC 失配模型 | 第18-20页 |
| 2.4.2 时间交织 ADC 失配分析 | 第20-21页 |
| 2.4.3 时间交织 ADC 失配模型仿真 | 第21-23页 |
| 2.5 本章小结 | 第23-25页 |
| 第三章 时间交织 ADC 失配校准方法的研究 | 第25-39页 |
| 3.1 已有校准方法 | 第25-28页 |
| 3.1.1 失调失配的校准 | 第25-26页 |
| 3.1.2 增益失配的校准方法 | 第26-27页 |
| 3.1.3 采样时刻偏差的校正 | 第27-28页 |
| 3.2 基于 FPGA 的模拟数字混合校正方法 | 第28-35页 |
| 3.2.1 失调失配的校准算法 | 第29-30页 |
| 3.2.2 增益失配的校正算法 | 第30-31页 |
| 3.2.3 采样时刻偏差提取算法 | 第31-32页 |
| 3.2.4 三类失配校准算法仿真 | 第32-35页 |
| 3.3 关键参数考虑 | 第35-37页 |
| 3.3.1 定点数与浮点数 | 第35-36页 |
| 3.3.2 定点的确定 | 第36-37页 |
| 3.4 本章小结 | 第37-39页 |
| 第四章 3GSps 8bit 双通道时间交织 ADC 设计 | 第39-63页 |
| 4.1 时间交织 ADC 电路设计 | 第39-40页 |
| 4.2 校准电路设计 | 第40-45页 |
| 4.2.1 累加器设计 | 第40页 |
| 4.2.2 失调失配误差提取电路 | 第40-42页 |
| 4.2.3 增益失配误差提取电路 | 第42-44页 |
| 4.2.4 校准电路 | 第44-45页 |
| 4.3 采样时钟电路 | 第45-47页 |
| 4.3.1 基于 AD9516 时钟电路 | 第45-47页 |
| 4.3.2 可调相位时钟电路 | 第47页 |
| 4.4 LVDS 接口的设计 | 第47-49页 |
| 4.5 ADC 和 DAC 芯片及控制 | 第49-52页 |
| 4.5.1 ADC 芯片 | 第49-51页 |
| 4.5.2 DAC 芯片 | 第51-52页 |
| 4.6 高速数据的采集 | 第52-59页 |
| 4.6.1 FPGA 的选择 | 第52-53页 |
| 4.6.2 双路 TIADC 数据采集设计 | 第53-59页 |
| 4.7 系统电源设计 | 第59-60页 |
| 4.8 电路的信号完整性 | 第60-62页 |
| 4.8.1 处理信号完整性措施 | 第60-61页 |
| 4.8.2 PCB 布局布线 | 第61-62页 |
| 4.9 本章小结 | 第62-63页 |
| 第五章 系统测试与分析 | 第63-73页 |
| 5.1 测试平台 | 第63-64页 |
| 5.2 测试方案 | 第64-65页 |
| 5.3 硬件系统调试 | 第65-67页 |
| 5.3.1 采样时钟电路调试 | 第65-66页 |
| 5.3.2 FPGA 调试 | 第66-67页 |
| 5.4 测试结果与分析 | 第67-71页 |
| 5.4.1 校正前时间交织 ADC 测试结果与分析 | 第67-69页 |
| 5.4.2 校正后时间交织 ADC 测试结果与分析 | 第69-71页 |
| 5.5 本章小结 | 第71-73页 |
| 总结与展望 | 第73-75页 |
| 致谢 | 第75-77页 |
| 参考文献 | 第77-81页 |
