| 摘要 | 第8-9页 |
| Abstract | 第9-10页 |
| 第1章 绪论 | 第11-19页 |
| 1.1 研究背景及意义 | 第11-13页 |
| 1.2 国内外研究现状 | 第13-17页 |
| 1.2.1 超大规模集成电路设计的新趋势 | 第13-14页 |
| 1.2.2 物理设计国内外研究现状 | 第14-16页 |
| 1.2.3 约束嵌入国内外研究现状 | 第16-17页 |
| 1.2.4 电路约束传播国内外研究现状 | 第17页 |
| 1.3 研究内容与工作安排 | 第17-19页 |
| 第2章 VLSI物理设计层次化设计方法 | 第19-29页 |
| 2.1 电路系统的划分 | 第19-22页 |
| 2.1.1 问题描述 | 第19-20页 |
| 2.1.2 Kernighan‐Lin（KL）算法 | 第20页 |
| 2.1.3 Fiduccia‐Mattheyses（FM）划分算法 | 第20-21页 |
| 2.1.4 hMetis算法 | 第21-22页 |
| 2.3 超大规模集成电路布图规划/布局 | 第22-25页 |
| 2.3.1 问题描述 | 第22-23页 |
| 2.3.2 模拟退火算法 | 第23-24页 |
| 2.3.3 遗传算法 | 第24-25页 |
| 2.4 超大规模集成电路布线 | 第25-28页 |
| 2.4.1 布线问题 | 第26-27页 |
| 2.4.2 串行布线和拆线重布算法 | 第27-28页 |
| 2.5 本章小结 | 第28-29页 |
| 第3章 VLSI物理设计中有约束的布局 | 第29-35页 |
| 3.1 约束的表示方法 | 第29-32页 |
| 3.1.1 序列对 | 第30页 |
| 3.1.2 角模块序列表示法 | 第30-32页 |
| 3.1.3 B*‐Tree | 第32页 |
| 3.2 VLSI物理设计中的约束 | 第32-34页 |
| 3.2.1 方向约束 | 第33页 |
| 3.2.2 边界约束 | 第33-34页 |
| 3.2.3 邻接约束 | 第34页 |
| 3.3 本章小结 | 第34-35页 |
| 第4章 VLSI物理设计中约束传播性研究 | 第35-41页 |
| 4.1 MD5算法 | 第35-37页 |
| 4.1.1 MD5算法简介 | 第35-36页 |
| 4.1.2 MD5算法基本原理 | 第36-37页 |
| 4.2 约束嵌入算法 | 第37-38页 |
| 4.3 约束对VLSI物理设计的影响 | 第38-39页 |
| 4.4 约束提取算法 | 第39-40页 |
| 4.5 本章小结 | 第40-41页 |
| 第5章 实验结果及分析 | 第41-53页 |
| 5.1 实验环境与目的 | 第41页 |
| 5.2 IBM‐HB+ Benchmark Suites | 第41-42页 |
| 5.3 物理设计使用工具 | 第42-44页 |
| 5.4 实验结果 | 第44-51页 |
| 5.5 本章小结 | 第51-53页 |
| 第6章 总结与展望 | 第53-55页 |
| 参考文献 | 第55-59页 |
| 攻读硕士学位期间发表的学术论文及科研工作 | 第59-61页 |
| 致谢 | 第61页 |
