| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 研究背景 | 第10页 |
| 1.2 研究目的和意义 | 第10-11页 |
| 1.3 国内外研究现状 | 第11-14页 |
| 第2章 半导体存储器的分类和物理机制 | 第14-24页 |
| 2.1 SRAM结构与错误机理 | 第15-18页 |
| 2.1.1 SRAM结构 | 第15-17页 |
| 2.1.2 SRAM错误机理 | 第17-18页 |
| 2.2 FLASH结构与错误机理 | 第18-20页 |
| 2.3 国内外存储器加固技术研究进展 | 第20-22页 |
| 2.3.1 器件级别和版图级别加固技术 | 第20-21页 |
| 2.3.2 电路级别加固技术 | 第21-22页 |
| 2.3.3 系统级别加固技术 | 第22页 |
| 2.4 本章小结 | 第22-24页 |
| 第3章 ECC纠错码的理论基础与硬件实现 | 第24-34页 |
| 3.1 伽罗华域理论基础 | 第24-28页 |
| 3.1.1 伽罗华域及其运算简介 | 第24-25页 |
| 3.1.2 二元域上的向量空间与矩阵 | 第25-27页 |
| 3.1.3 GF(2~m)的构造与其元素的最小多项式 | 第27-28页 |
| 3.2 伽罗华域中的运算 | 第28-34页 |
| 3.2.1 多项式相加电路 | 第29页 |
| 3.2.2 多项式相乘电路 | 第29-31页 |
| 3.2.3 多项式相除电路 | 第31-34页 |
| 第4章 常用的线性分组码和硬件实现 | 第34-62页 |
| 4.1 线性分组码 | 第34-39页 |
| 4.1.1 线性分组码简介 | 第34-35页 |
| 4.1.2 线性分组码的检错与纠错 | 第35-37页 |
| 4.1.3 循环码简介 | 第37-39页 |
| 4.2 汉明码 | 第39-43页 |
| 4.3 BCH码 | 第43-57页 |
| 4.3.1 二进制本原BCH码 | 第43-45页 |
| 4.3.2 BCH码的编码 | 第45-48页 |
| 4.3.3 并行BCH码的编码 | 第48-50页 |
| 4.3.4 BCH码的译码 | 第50-57页 |
| 4.4 RS码 | 第57-60页 |
| 4.4.1 RS码的编码 | 第57-59页 |
| 4.4.2 RS码的译码 | 第59-60页 |
| 4.5 本章小结 | 第60-62页 |
| 第5章 BCH码应用于存储器加固的FPGA实现 | 第62-74页 |
| 5.1 BCH(31,16)码译码器的实现 | 第62-64页 |
| 5.2 BCH(255,231)码译码器的实现 | 第64-65页 |
| 5.3 RS(255,233)码译码器的实现 | 第65-67页 |
| 5.4 FPGA平台及工具介绍 | 第67-68页 |
| 5.5 FPGA测试平台的搭建与测试 | 第68-72页 |
| 5.6 本章小结 | 第72-74页 |
| 第6章 总结与展望 | 第74-76页 |
| 致谢 | 第76-78页 |
| 参考文献 | 第78-81页 |
| 攻读学位期间发表论文 | 第81-82页 |
| 附件 | 第82页 |