| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 引言 | 第16-22页 |
| 1.1 研究背景与意义 | 第16-17页 |
| 1.2 高速模数转换器国内外研究现状 | 第17-19页 |
| 1.3 本论文的选题意义 | 第19-20页 |
| 1.4 本论文的组织结构 | 第20-22页 |
| 第二章 折叠插值模数转换器原理及非理想效应分析 | 第22-42页 |
| 2.1 折叠插值模数转换器基本原理 | 第22页 |
| 2.2 折叠插值模数转换器主要性能指标 | 第22-24页 |
| 2.3 折叠电路及插值电路 | 第24-30页 |
| 2.3.1 折叠电路结构及功能 | 第24-29页 |
| 2.3.2 插值电路结构及功能 | 第29-30页 |
| 2.4 折叠插值模数转换器结构参数选择 | 第30-32页 |
| 2.5 非理想因素分析 | 第32-42页 |
| 2.5.1 倍频效应 | 第32-34页 |
| 2.5.2 量化通道信号延迟 | 第34-35页 |
| 2.5.3 折叠波形非线性 | 第35-36页 |
| 2.5.4 级间增益不足 | 第36-38页 |
| 2.5.5 插值信号延迟 | 第38-39页 |
| 2.5.6 失配和失调 | 第39-42页 |
| 第三章 超高速折叠插值架构设计 | 第42-56页 |
| 3.1 级联折叠技术 | 第42-44页 |
| 3.1.1 级联折叠概述 | 第42-43页 |
| 3.1.2 级联折叠实现方法 | 第43-44页 |
| 3.2 级间流水线技术 | 第44-46页 |
| 3.2.1 流水线技术概述 | 第45页 |
| 3.2.2 基于级间流水线的级联折叠结构 | 第45-46页 |
| 3.3 前后级联合编码 | 第46-50页 |
| 3.3.1 传统架构中粗量化通道 | 第46-47页 |
| 3.3.2 前后级联合编码的实现方法 | 第47-50页 |
| 3.4 10-bit超高速折叠插值模数转换器架构设计 | 第50-54页 |
| 3.4.1 整体架构概述 | 第50-51页 |
| 3.4.2 折叠系数和插值系数的选择 | 第51页 |
| 3.4.3 折叠插值级数选择 | 第51-52页 |
| 3.4.4 预放大器数目以及各级折叠器数目选择 | 第52-53页 |
| 3.4.5 级间流水线的设计 | 第53-54页 |
| 3.5 与传统架构的比较 | 第54-56页 |
| 第四章 超高速架构行为级建模及仿真 | 第56-75页 |
| 4.1 基于Verilog-A的行为级建模方法 | 第57-58页 |
| 4.2 预放大器建模及仿真 | 第58-62页 |
| 4.2.1 预放大器设计分析 | 第58-59页 |
| 4.2.2 预放大器的行为级模型及仿真结果 | 第59-61页 |
| 4.2.3 预放大器输入端随机失调电压 | 第61-62页 |
| 4.3 折叠器建模及仿真结果 | 第62-64页 |
| 4.4 级间采样保持电路建模及仿真 | 第64-67页 |
| 4.4.1 级间采样保持电路设计分析 | 第64-66页 |
| 4.4.2 级间采样保持电路行为级建模及仿真 | 第66-67页 |
| 4.5 比较器建模分析 | 第67-70页 |
| 4.5.1 比较器设计分析 | 第67-69页 |
| 4.5.2 比较器建模及仿真 | 第69-70页 |
| 4.6 10-bit超高速折叠插值ADC架构模型仿真 | 第70-75页 |
| 4.6.1 插值电路和各级折叠器仿真结果 | 第71-72页 |
| 4.6.2 想模型的动态性能测试 | 第72-74页 |
| 4.6.3 带有失调电压模型的动态性能测试 | 第74-75页 |
| 第五章 总结与展望 | 第75-77页 |
| 5.1 总结 | 第75-76页 |
| 5.2 展望 | 第76-77页 |
| 参考文献 | 第77-81页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第81页 |