基于FPGA的矩阵求逆IP核设计技术及其实验平台设计
| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| Abstract | 第7页 |
| 1 绪论 | 第11-15页 |
| 1.1 研究背景 | 第11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.3 课题研究内容 | 第13-15页 |
| 2 相关技术研究 | 第15-25页 |
| 2.1 FPGA结构及原理 | 第15-18页 |
| 2.1.1 FPGA组成部分 | 第15-16页 |
| 2.1.2 FPGA设计原则 | 第16-17页 |
| 2.1.3 基于硬件描述语言的FPGA设计流程 | 第17-18页 |
| 2.2 求逆算法研究 | 第18-23页 |
| 2.2.1 矩阵分解 | 第18-19页 |
| 2.2.2 QR分解 | 第19-21页 |
| 2.2.3 LU分解 | 第21页 |
| 2.2.4 Cholesky分解 | 第21-22页 |
| 2.2.5 矩阵求逆算法对比分析 | 第22-23页 |
| 2.3 本章小结 | 第23-25页 |
| 3 基于FPGA的矩阵求逆IP核设计 | 第25-47页 |
| 3.1 矩阵求逆算法选择 | 第25页 |
| 3.2 矩阵求逆IP核接口设计 | 第25-31页 |
| 3.2.1 AXI4.0接口协议 | 第25-28页 |
| 3.2.2 浮点数表示方法 | 第28-29页 |
| 3.2.3 求逆IP核接口设计 | 第29-31页 |
| 3.3 基于Cholesky分解的矩阵求逆 | 第31-44页 |
| 3.3.1 改进的Cholesky分解与优化实现 | 第31-32页 |
| 3.3.2 矩阵求逆流处理结构 | 第32-34页 |
| 3.3.3 Choleksy分解IP核 | 第34-41页 |
| 3.3.4 矩阵L求逆IP核 | 第41-42页 |
| 3.3.5 下三角乘对角矩阵IP核 | 第42页 |
| 3.3.6 上三角乘下三角矩阵IP核 | 第42-44页 |
| 3.4 异常情况监测机制 | 第44页 |
| 3.5 本章小结 | 第44-47页 |
| 4 硬件平台设计开发 | 第47-71页 |
| 4.1 功能概述 | 第47页 |
| 4.2 硬件总体方案设计 | 第47-48页 |
| 4.3 电源方案设计 | 第48-57页 |
| 4.3.1 电源种类统计 | 第48页 |
| 4.3.2 功耗评估 | 第48-51页 |
| 4.3.3 电源方案框架 | 第51-52页 |
| 4.3.4 特殊电源处理 | 第52-57页 |
| 4.4 板级存储方案设计 | 第57-64页 |
| 4.4.1 QDR2芯片 | 第58-60页 |
| 4.4.2 DDR3芯片 | 第60-61页 |
| 4.4.3 FLASH | 第61-64页 |
| 4.5 时钟方案设计 | 第64-68页 |
| 4.5.1 AD采样输入时钟 | 第65页 |
| 4.5.2 平台独立时钟 | 第65-66页 |
| 4.5.3 DSP和FPGA相关时钟 | 第66-68页 |
| 4.6 AD电路设计 | 第68-70页 |
| 4.7 本章小结 | 第70-71页 |
| 5 实验结果测试 | 第71-79页 |
| 5.1 硬件平台测试 | 第71-75页 |
| 5.1.1 硬件实验平台测试步骤 | 第71-72页 |
| 5.1.2 硬件平台的电源和时钟测试 | 第72-73页 |
| 5.1.3 平台芯片的测试 | 第73-75页 |
| 5.2 矩阵求逆IP核验证 | 第75-78页 |
| 5.2.1 矩阵求逆IP核验证方案 | 第75-76页 |
| 5.2.2 求逆IP核仿真 | 第76-77页 |
| 5.2.3 矩阵求逆IP核平台实测 | 第77-78页 |
| 5.3 本章小结 | 第78-79页 |
| 6 总结及展望 | 第79-81页 |
| 6.1 总结 | 第79页 |
| 6.2 展望 | 第79-81页 |
| 参考文献 | 第81-84页 |
| 作者简历 | 第84页 |
