LTE终端加解密硬件加速器的研究与设计
| 摘要 | 第1-4页 |
| ABSTRACT | 第4-8页 |
| 1 绪论 | 第8-12页 |
| ·课题研究背景 | 第8-9页 |
| ·国内外研究现状 | 第9-10页 |
| ·本文主要研究内容 | 第10-11页 |
| ·本文结构 | 第11-12页 |
| 2 加解密算法 | 第12-29页 |
| ·加密和完整性保护 | 第12-14页 |
| ·加密 | 第12-13页 |
| ·完整性保护 | 第13-14页 |
| ·高级加密标准 | 第14-20页 |
| ·有限域介绍 | 第14-15页 |
| ·AES 算法描述 | 第15-20页 |
| ·AES-CTR 模式 | 第20-21页 |
| ·AES-CMAC 模式 | 第21-23页 |
| ·SNOW 3G 算法 | 第23-26页 |
| ·基本功能函数 | 第23-24页 |
| ·结构说明 | 第24页 |
| ·SNOW 3G 算法操作 | 第24-26页 |
| ·UEA2 加密算法 | 第26页 |
| ·UIA2 完整性保护算法 | 第26-28页 |
| ·基本函数 | 第27页 |
| ·算法操作过程 | 第27-28页 |
| ·本章小结 | 第28-29页 |
| 3 硬件加速器设计 | 第29-40页 |
| ·LTE 终端 SOC 系统架构 | 第29-30页 |
| ·硬件加速器数据交互流程 | 第30-32页 |
| ·硬件加速器模块结构设计 | 第32-39页 |
| ·逻辑功能控制模块 | 第32-33页 |
| ·密钥扩展模块 | 第33-35页 |
| ·AHB 总线 slave 设备接口模块 | 第35-36页 |
| ·DMA 模块 | 第36页 |
| ·输入/输出型 FIFO 模块 | 第36-37页 |
| ·描述符 RAM 模块 | 第37-39页 |
| ·密钥和数据存储模块 | 第39页 |
| ·本章小结 | 第39-40页 |
| 4 加解密 IP 核设计 | 第40-57页 |
| ·加解密 IP 核设计 | 第40-44页 |
| ·控制模块 | 第41页 |
| ·AES- CMAC 完整性计算模块 | 第41-43页 |
| ·AES- CTR 加密模块 | 第43页 |
| ·UIA2 完整性计算模块 | 第43-44页 |
| ·UEA2 加密模块 | 第44页 |
| ·AES 核硬件设计 | 第44-52页 |
| ·AES 核接口定义 | 第45页 |
| ·AES 核接口时序 | 第45-46页 |
| ·AES 核内部结构设计 | 第46-51页 |
| ·AES 核实现过程 | 第51-52页 |
| ·SNOW 3G 核硬件设计 | 第52-56页 |
| ·SNOW 3G 核接口定义 | 第52-53页 |
| ·SNOW 3G 核接口时序 | 第53-54页 |
| ·SNOW 3G 算法硬件设计 | 第54-55页 |
| ·SNOW 3G 核实现过程 | 第55-56页 |
| ·本章小结 | 第56-57页 |
| 5 仿真分析与验证 | 第57-66页 |
| ·逻辑功能验证 | 第57-63页 |
| ·子模块逻辑功能仿真 | 第57-59页 |
| ·系统逻辑功能仿真 | 第59-63页 |
| ·静态时序分析 | 第63页 |
| ·FPGA 验证 | 第63-65页 |
| ·FPGA 实现结果 | 第65页 |
| ·本章小结 | 第65-66页 |
| 6 总结与展望 | 第66-68页 |
| ·总结 | 第66-67页 |
| ·展望 | 第67-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-71页 |
