| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·研究背景及意义 | 第7页 |
| ·高速缓存国内外发展状况 | 第7-9页 |
| ·本文的主要工作和章节安排 | 第9-11页 |
| 第二章 数据存储板的总体设计 | 第11-17页 |
| ·系统的需求分析 | 第11-12页 |
| ·固态存储器深度 | 第11-12页 |
| ·固态存储器速度 | 第12页 |
| ·高速缓存参数 | 第12页 |
| ·主机数据传输 | 第12页 |
| ·芯片的选择 | 第12-13页 |
| ·各模块的结构设计 | 第13-17页 |
| ·PCI模块的连接框图 | 第14-15页 |
| ·FLASH模块的连接框图 | 第15-16页 |
| ·DDRⅡ模块的连接框图 | 第16-17页 |
| 第三章 存储板各模块硬件设计 | 第17-31页 |
| ·PCI数据传输模块的设计 | 第17-18页 |
| ·局部总线工作模式 | 第17页 |
| ·本地总线工作方式 | 第17-18页 |
| ·串行EEPROM | 第18页 |
| ·FLASH群组数据存储模块的设计 | 第18-19页 |
| ·电源模块的设计 | 第19-20页 |
| ·DDRⅡ高速缓存模块的设计 | 第20-28页 |
| ·DDRⅡ SDRAM简介 | 第20页 |
| ·SODIMM-DDRⅡ的结构 | 第20-23页 |
| ·SODIMM-DDRⅡ模块原理图设计 | 第23-25页 |
| ·SODIMM-DDRⅡ模块PCB设计 | 第25-28页 |
| ·DDRⅢSDRAM简介 | 第28-31页 |
| ·DDRⅢ相关电路设计 | 第29-30页 |
| ·DDRⅡ与DDRⅢ比较 | 第30-31页 |
| 第四章 PFGA对DDRⅡSDRAM控制程序的设计 | 第31-55页 |
| ·DDRⅡ的功能描述和时序分析 | 第31-40页 |
| ·DDRⅡSDRAM的基本操作 | 第31-35页 |
| ·DDRⅡSDRAM的时序控制 | 第35-40页 |
| ·QuartusⅡ9.0 中DDRⅡIP核的简介和应用 | 第40-41页 |
| ·High Performance Controller IP核的生成 | 第41-49页 |
| ·HPC IP核的系统级图 | 第41-42页 |
| ·HPC IP核的生成及参数的含义 | 第42-49页 |
| ·测试与结果分析 | 第49-55页 |
| ·写读控制时序的验证 | 第49-50页 |
| ·DDRⅡ传输极限速率及误码率测试 | 第50-54页 |
| ·极限速度及误码率测试结果分析 | 第54-55页 |
| 第五章 总结与展望 | 第55-57页 |
| ·内容总结 | 第55页 |
| ·工作展望 | 第55-57页 |
| 致谢 | 第57-59页 |
| 参考文献 | 第59-61页 |
| 作者在攻读硕士学位期间（合作）的研究成果 | 第61-63页 |
| 附录 | 第63-65页 |
