| 摘要 | 第1-5页 |
| ABSTRACT | 第5-11页 |
| 第一章 引言 | 第11-20页 |
| ·通信系统及差错控制策略 | 第11-13页 |
| ·性能的衡量 | 第13-14页 |
| ·信道纠错码的发展 | 第14-16页 |
| ·LDPC 概述 | 第16-17页 |
| ·LDPC 码的编、解码 | 第16-17页 |
| ·LDPC 码的设计方法 | 第17页 |
| ·LDPC 码的实现和应用 | 第17页 |
| ·LDPC 的研究意义 | 第17-19页 |
| ·本文的主要内容 | 第19-20页 |
| 第二章 LDPC 码的简介 | 第20-25页 |
| ·LDPC 码的二分图结构 | 第21-22页 |
| ·规则与非规则LDPC 码 | 第22-23页 |
| ·二元域与多元域的LDPC | 第23-24页 |
| ·本章小节 | 第24-25页 |
| 第三章 LDPC 的译码算法 | 第25-41页 |
| ·硬判决译码算法 Bit Flipping (BF) | 第25-27页 |
| ·软判决译码算法 Belief Propagation (BP) | 第27-33页 |
| ·概率域上的BP 算法 | 第27-30页 |
| ·对数域上的BP 算法 | 第30-32页 |
| ·BP-Based 译码算法 | 第32-33页 |
| ·Improved BP based 译码算法 | 第33-34页 |
| ·APP-Based 译码算法 | 第33页 |
| ·Normalized BP-Based 译码算法 | 第33-34页 |
| ·Offset BP-Based 译码算法 | 第34页 |
| ·软判决算法的复杂度分析和性能仿真 | 第34-41页 |
| ·各种译码算法复杂度分析 | 第34-36页 |
| ·各种译码算法的性能仿真 | 第36-41页 |
| 第四章 LDPC 码的硬件实现 | 第41-64页 |
| ·FPGA 设计的流程及平台简介 | 第41-44页 |
| ·硬件描述语言简述 | 第41-42页 |
| ·HDL 设计硬件电路的方法 | 第42-43页 |
| ·HDL 设计流程及设计平台 | 第43-44页 |
| ·LDPC 译码器设计的总体框图 | 第44-46页 |
| ·部分并行译码结构 | 第46-49页 |
| ·部分并行译码结构的提出 | 第46-47页 |
| ·部分并行译码结构 | 第47-49页 |
| ·软判决译码的基本原理 | 第49-52页 |
| ·软判决译码的基本概念 | 第50页 |
| ·码元的可信度与量化电平 | 第50-52页 |
| ·初始化模块 | 第52-55页 |
| ·量化模块 | 第52-53页 |
| ·LDPC 译码器的启动 | 第53页 |
| ·输入缓冲存储器 | 第53-55页 |
| ·VNU 模块的设计和实现 | 第55-58页 |
| ·变量节点处理单元及其结构 | 第55-56页 |
| ·VNU 的具体实现 | 第56-58页 |
| ·CNU 模块的设计和实现 | 第58-61页 |
| ·奇偶校验节点处理 | 第58-60页 |
| ·地址发生器 | 第60-61页 |
| ·外部进化信息存储模块的设计和实现 | 第61-62页 |
| ·译码输出缓存存储模块的设计和实现 | 第62-64页 |
| 第五章 LDPC 编码器的设计和译码器的仿真 | 第64-71页 |
| ·编码器的设计 | 第64-67页 |
| ·LDPC 译码器的仿真 | 第67-68页 |
| ·设计中值得注意的问题 | 第68-71页 |
| 第六章 结束语 | 第71-73页 |
| ·主要结论 | 第71-72页 |
| ·后续工作展望 | 第72-73页 |
| 致谢 | 第73-74页 |
| 参考文献 | 第74-77页 |
| 个人简介 | 第77-78页 |
| 攻硕期间取得的研究成果 | 第78-79页 |
