基于FPGA的LDPC码译码研究与硬件实现

摘要	第1-5页
ABSTRACT	第5-12页
第一章 绪论	第12-19页
·数字通信系统	第12-14页
·通信系统模型	第12-13页
·信道编译码概述	第13页
·纠错码的发展	第13-14页
·LDPC 码的发展概述	第14-16页
·LDPC 码的算法研究	第14-15页
·LDPC 码的硬件实现研究	第15-16页
·可编程逻辑器件的发展与应用	第16-17页
·本文的主要工作及结构安排	第17-19页
第二章 LDPC 码的编码算法及编码器设计	第19-34页
·LDPC 码的定义及表示方法	第19-22页
·LDPC 码的校验矩阵表示法	第19-20页
·LDPC 码的二分图表示法	第20-21页
·LDPC 码的生成矩阵表示法	第21-22页
·LDPC 码的编码方法	第22-27页
·基于校验矩阵的编码方法	第22-26页
·高斯消元法	第23-24页
·基于近似下三角矩阵的有效编码	第24-26页
·基于生成矩阵的编码方法	第26-27页
·LDPC 码的编码器设计	第27-33页
·基于校验矩阵的编码器设计	第27-32页
·矩阵加法运算	第29-30页
·向量－稀疏矩阵的乘法运算	第30-31页
·下三角矩阵－向量的乘法运算	第31-32页
·基于生成矩阵的编码器设计	第32-33页
·小结	第33-34页
第三章 LDPC 码的译码算法	第34-45页
·LDPC 码的BP 译码算法	第34-38页
·LDPC 码的Log-BP 算法	第38-41页
·Log-BP 算法的性能分析	第41-44页
·信噪比对性能的影响	第41-42页
·迭代次数对性能的影响	第42-43页
·码长对性能的影响	第43页
·码率对性能的影响	第43-44页
·小结	第44-45页
第四章 LDPC 码译码器的结构设计	第45-64页
·译码器总体架构设计	第45-47页
·硬件实现中数据量化位数的选择	第47-52页
·量化误差精度分析	第47-49页
·量化资源消耗分析	第49-50页
·量化位数选择原则	第50-51页
·译码器设计中量化位数选择	第51-52页
·译码器各功能模块的结构设计	第52-63页
·B2C 模块	第52-54页
·C2B 模块	第54-56页
·FSM_CTRL 模块	第56-59页
·Parity_CHK 模块	第59页
·Interleaver 模块	第59-61页
·输入输出模块	第61页
·数据存储模块	第61页
·Look_Up_Table 的设计	第61-63页
·小结	第63-64页
第五章 LDPC 码译码器的FPGA 实现	第64-77页
·FPGA 的结构和器件选型	第64-66页
·FPGA 的基本结构	第64-65页
·FPGA 的器件选型	第65-66页
·FPGA 的设计	第66-70页
·FPGA 的设计流程	第66-68页
·FPGA 的设计工具	第68-69页
·FPGA 设计的仿真	第69-70页
·综合编译和时序仿真	第70-76页
·综合编译	第70-71页
·时序仿真	第71-72页
·仿真结果分析	第72-76页
·小结	第76-77页
第六章 FPGA 编程技巧对译码器模块的优化	第77-82页
·FPGA 的编程思想与技巧	第77-80页
·乒乓操作	第77-78页
·流水线操作	第78-79页
·串并转换	第79-80页
·模块结构的优化	第80-81页
·高码率情况下的C2B 模块优化设计	第80-81页
·长码长情况下的译码器设计	第81页
·小节	第81-82页
第七章 总结	第82-84页
·本文总结	第82-83页
·需要进一步探讨的问题	第83-84页
参考文献	第84-87页
致谢	第87-88页
在校期间研究成果	第88页