| 摘要 | 第1-7页 |
| ABSTRACT | 第7-12页 |
| 第一章 绪论 | 第12-23页 |
| ·研究背景及意义 | 第12-16页 |
| ·国内外研究现状 | 第16-19页 |
| ·本论文主要工作和结构安排 | 第19-23页 |
| 第二章 DSP数据通路的结构可测性设计研究 | 第23-39页 |
| ·DSP数据通路的结构结构可测性设计方案 | 第23-25页 |
| ·FFT处理器数据通路的结构可测性设计 | 第25-29页 |
| ·DIF-FFT处理器的数据通路 | 第26-27页 |
| ·DIF-FFT处理器数据通路的结构可测性设计 | 第27-29页 |
| ·IIR滤波器数据通路的结构可测性设计 | 第29-33页 |
| ·高阶IIR滤波器数据通路 | 第30-32页 |
| ·IIR滤波器数据通路的可测性设计 | 第32-33页 |
| ·DF-FPDLMS型自适应滤波器数据通路的结构可测性设计 | 第33-35页 |
| ·DSP数据通路结构可测性设计方案的评估 | 第35-38页 |
| ·额外硬件开销 | 第35-37页 |
| ·对原电路性能的影响 | 第37-38页 |
| ·小结 | 第38-39页 |
| 第三章 DSP数据通路的基于累加器的BIST测试生成研究 | 第39-75页 |
| ·累加生成器基本原理 | 第39-42页 |
| ·基于累加器的加/减法器测试生成 | 第42-45页 |
| ·DSP数据通路中加/减法器测试生成的优化 | 第45-60页 |
| ·基于累加器的行波进位加法器测试生成的优化 | 第46-54页 |
| ·基于累加器的超前进位加法器测试生成的优化 | 第54-57页 |
| ·仿真实验 | 第57-60页 |
| ·DSP数据通路中乘法器的测试生成 | 第60-74页 |
| ·阵列乘法器的TP | 第60-70页 |
| ·阵列乘法器TP的生成 | 第70-72页 |
| ·仿真实验 | 第72-74页 |
| ·小结 | 第74-75页 |
| 第四章 基于累加器的BIST低功耗测试生成 | 第75-85页 |
| ·低功耗测试生成原理 | 第75-78页 |
| ·格雷码(Gray Code) | 第76-77页 |
| ·伪格雷码 | 第77-78页 |
| ·行波进位加法器的开关活动率 | 第78-80页 |
| ·超前进位加法器的开关活动率 | 第80-81页 |
| ·仿真实验 | 第81-83页 |
| ·伪格雷码编码器设计 | 第83-84页 |
| ·小结 | 第84-85页 |
| 第五章 DSP数据通路的基于累加器的BIST的测试 | 第85-105页 |
| ·分阶分层的DSP数据通路测试方法 | 第85页 |
| ·DIF-FFT处理器数据通路的测试 | 第85-91页 |
| ·ASU层的测试 | 第85-88页 |
| ·MU层中乘法器的测试 | 第88-90页 |
| ·MU层中加、减法器的测试 | 第90-91页 |
| ·IIR数字滤波器数据通路的测试 | 第91-96页 |
| ·加法器层的测试 | 第92-94页 |
| ·乘法器层的测试 | 第94-96页 |
| ·DF-FPDLMS型自适应滤波器数据通路的测试 | 第96-102页 |
| ·PM内乘法器层的测试 | 第97-99页 |
| ·PM内加法器与PM外减法器层的测试 | 第99-100页 |
| ·PM外加法器树型结构的测试 | 第100-102页 |
| ·DSP数据通路分阶分层测试的性能 | 第102-104页 |
| ·测试时间 | 第102-103页 |
| ·故障覆盖率 | 第103-104页 |
| ·测试额外硬件开销及其它 | 第104页 |
| ·小结 | 第104-105页 |
| 第六章 DSP数据通路中加法器的自测试研究 | 第105-119页 |
| ·高效自测试设计 | 第105-110页 |
| ·自测试方案 | 第106页 |
| ·自测试分析与设计 | 第106-109页 |
| ·仿真实验 | 第109-110页 |
| ·BIST设计 | 第110-117页 |
| ·BIST方案 | 第110-111页 |
| ·累加器压缩原理与BIST实现 | 第111-113页 |
| ·仿真实验 | 第113-117页 |
| ·小结 | 第117-119页 |
| 第七章 结论和展望 | 第119-122页 |
| ·本论文研究总结 | 第119-120页 |
| ·前景展望 | 第120-122页 |
| 致谢 | 第122-123页 |
| 参考文献 | 第123-133页 |
| 攻博期间取得的研究成果 | 第133-134页 |
| 附录 | 第134-139页 |
