千兆高速串行接口集成电路系统设计及其关键技术的研究
声明 | 第1页 |
论文版权使用授权书 | 第3-4页 |
摘要 | 第4-5页 |
Abstract | 第5-9页 |
引言 | 第9-15页 |
1 对更大带宽的需求 | 第9页 |
2 并行接口的限制 | 第9页 |
3 高速串行接口 | 第9-10页 |
4 高速串行接口系统设计 | 第10-11页 |
5 本文的贡献 | 第11-12页 |
6 论文的组织 | 第12-15页 |
第一章 从并行接口到串行接口 | 第15-27页 |
·串行与并行 | 第15页 |
·接口的历史 | 第15-16页 |
·并行的限制 | 第16-19页 |
·串行通讯的基本概念 | 第19-27页 |
·编码方式 | 第19-20页 |
·连接方式 | 第20-21页 |
·传输介质 | 第21-22页 |
·物理接口 | 第22-27页 |
第二章 高速的串行接口 | 第27-39页 |
·高速串行接口技术 | 第27页 |
·各种高速串行接口标准协议 | 第27-39页 |
·USB2.0 接口 | 第27-30页 |
·IEEE 1394 接口 | 第30-31页 |
·SATA 接口 | 第31-33页 |
·PCI-Express 接口 | 第33-35页 |
·InfiniBand 接口 | 第35-37页 |
·RapidIO 接口 | 第37-39页 |
第三章 高速串行接口系统设计 | 第39-49页 |
·集成电路的结构化设计方法 | 第39-40页 |
·硬件描述语言HDL | 第39-40页 |
·基于标准单元的ASIC 设计 | 第40页 |
·高速串行接口协议的分层思想 | 第40-41页 |
·高速串行接口芯片的结构设计 | 第41-49页 |
·系统结构模型 | 第42-45页 |
·模块间接口信号定义 | 第45-47页 |
·应用层协议的实现 | 第47页 |
·应用接口逻辑 | 第47页 |
·串行接口逻辑 | 第47-49页 |
·传输层逻辑 | 第47-48页 |
·数据链路层逻辑 | 第48-49页 |
第四章 物理层电路 | 第49-59页 |
·物理层电路的基本组成 | 第49-50页 |
·锁相环电路的基本原理与组成 | 第50-53页 |
·模拟电路实现与数字电路实现的分析比较 | 第53-59页 |
·噪声影响 | 第53-54页 |
·面积和功耗 | 第54页 |
·工艺敏感性 | 第54-55页 |
·可测性和系统调试 | 第55页 |
·精度 | 第55页 |
·结构设计和算法 | 第55-56页 |
·冒险竞争 | 第56页 |
·亚稳态 | 第56-59页 |
第五章 高速串行发送时钟生成电路实现 | 第59-69页 |
·研究现状 | 第59页 |
·全数字锁相环电路实现 | 第59-66页 |
·数控振荡电路 | 第60-62页 |
·相位检测电路 | 第62-63页 |
·环路滤波电路 | 第63-66页 |
·模拟结果 | 第66页 |
·稳定性分析 | 第66-68页 |
·设计总结 | 第68-69页 |
第六章 系统时钟生成电路实现 | 第69-79页 |
·研究现状 | 第69-70页 |
·基于标准单元的数字实现 | 第70-77页 |
·固定倍频的系统时钟生成电路 | 第70-74页 |
·任意倍数时钟生成电路 | 第74-77页 |
·设计分析 | 第77页 |
·设计总结 | 第77-79页 |
第七章 高速串行时钟数据恢复方法的研究与实现 | 第79-99页 |
·研究现状 | 第79-81页 |
·两种新的时钟数据恢复方法 | 第81页 |
·“信号边沿补齐”时钟恢复电路 | 第81-88页 |
·算法描述 | 第81-83页 |
·电路结构描述 | 第83-87页 |
·仿真结果 | 第87页 |
·设计分析与比较 | 第87-88页 |
·“串行信号采样自身”数据恢复电路 | 第88-98页 |
·算法描述 | 第89-90页 |
·电路描述 | 第90-94页 |
·仿真结果 | 第94-95页 |
·设计分析与比较 | 第95-96页 |
·原型验证 | 第96-98页 |
·设计总结 | 第98-99页 |
总结 | 第99-101页 |
参考文献 | 第101-107页 |
致谢 | 第107-109页 |
作者简介 | 第109页 |