| 图目录 | 第1-8页 |
| 表目录 | 第8-9页 |
| 摘要 | 第9-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-15页 |
| 1．1 课题研究背景和意义 | 第11-12页 |
| 1．2 课题研究内容 | 第12-13页 |
| 1．3 本文的组织 | 第13-15页 |
| 第二章 开发基于EPIC结构的存储级并行 | 第15-27页 |
| 2．1 EPIC思想及其对存储系统的挑战 | 第15-18页 |
| 2．1．1 EPIC | 第15-16页 |
| 2．1．2 EPIC结构对存储系统的挑战 | 第16-17页 |
| 2．1．3 EPIC结构存储系统的解决方案 | 第17-18页 |
| 2．2 OLSM模型 | 第18-22页 |
| 2．2．1 基本NUAL执行模型 | 第19-20页 |
| 2．2．1．1 延迟停顿执行模型 | 第19页 |
| 2．2．1．2 基本锁步执行模型 | 第19-20页 |
| 2．2．2 基本EPIC执行模型 | 第20页 |
| 2．2．3 OLSM模型 | 第20-22页 |
| 2．3 支持OLSM模型的存储层次 | 第22-26页 |
| 2．3．1 指令流水线及后端执行部件 | 第22-23页 |
| 2．3．2 存储层次 | 第23-25页 |
| 2．3．3 数据Cache设计中的三个关键问题 | 第25-26页 |
| 2．4 小结 | 第26-27页 |
| 第三章 数据CACHE部件的设计和实现 | 第27-49页 |
| 3．1 数据CACHE的功能和总体结构 | 第27-31页 |
| 3．1．1 数据Cache子系统总体结构 | 第27-28页 |
| 3．1．2 数据Cache在流水线中的位置及职责 | 第28-30页 |
| 3．1．3 数据Cache的总体结构 | 第30-31页 |
| 3．2 数据CACHE的存储器设计 | 第31-35页 |
| 3．2．1 数据阵列设计 | 第31-33页 |
| 3．2．2 标记阵列设计 | 第33页 |
| 3．2．3 状态阵列设计 | 第33-35页 |
| 3．2．3．1 有效位 | 第33-34页 |
| 3．2．3．2 命中位 | 第34页 |
| 3．2．3．3 子块状态位 | 第34-35页 |
| 3．3 数据CACHE的集中控制器 | 第35-43页 |
| 3．3．1 仲裁(arbitrator) | 第35-37页 |
| 3．3．3．2 优先级判别 | 第36页 |
| 3．3．3．3 存储体端口冲突检测 | 第36-37页 |
| 3．3．2 命中控制逻辑 | 第37-38页 |
| 3．3．3 填充控制逻辑 | 第38-39页 |
| 3．3．4 作废控制逻辑 | 第39-40页 |
| 3．3．5 返回控制逻辑 | 第40页 |
| 3．3．6 指令译码逻辑 | 第40-42页 |
| 3．3．7 字节定位和顺序 | 第42-43页 |
| 3．3．7．1 存储器读出的字节顺序转换 | 第42-43页 |
| 3．3．7．2 存储器写入的字节顺序转换 | 第43页 |
| 3．4 数据通路设计和缓冲区的组织和管理 | 第43-47页 |
| 3．4．1 LSQ(Load Store Queue)队列 | 第44-45页 |
| 3．4．2 挂起队列(Pending Queue) | 第45-46页 |
| 3．4．3 写缓冲区(Write Buffer) | 第46-47页 |
| 3．4．4 作废请求队列(Invalid Queue) | 第47页 |
| 3．5 小结 | 第47-49页 |
| 第四章 运行环境下(RUN TIME)的地址识别技术 | 第49-61页 |
| 4．1 需要解决的前瞻数据载入的两个关键问题 | 第49-51页 |
| 4．2 控制流地址识别 | 第51-52页 |
| 4．3 数据流地址识别 | 第52-55页 |
| 4．4 运行环境下的数据流地址识别技术实现 | 第55-60页 |
| 4．4．1 ALAT表的详细功能结构和相关指令 | 第55-57页 |
| 4．4．2 快速判别地址重叠 | 第57-60页 |
| 4．5 小结 | 第60-61页 |
| 第五章 存储相关和存储顺序的研究 | 第61-71页 |
| 5．1 存储相关性分析及其解决 | 第61-66页 |
| 5．1．1 存储相关性 | 第61页 |
| 5．1．2 同一拍内的相关处理 | 第61-63页 |
| 5．1．2．1 WAR相关(先读后写相关) | 第61-62页 |
| 5．1．2．2 RAW相关(先写后读相关) | 第62页 |
| 5．1．2．3 WAW相关(写后写相关) | 第62-63页 |
| 5．1．2．4 RAR相关(读后读相关) | 第63页 |
| 5．1．3 不同拍的相关处理 | 第63-65页 |
| 5．1．3．1 WAR相关(先读后写相关) | 第63-64页 |
| 5．1．3．2 RAW相关(先写后读相关) | 第64页 |
| 5．1．3．3 WAW相关(写后写相关) | 第64页 |
| 5．1．3．4 RAR相关(读后读相关) | 第64-65页 |
| 5．1．4 小结 | 第65-66页 |
| 5．2 存储顺序性分析及其解决 | 第66-71页 |
| 5．2．1 存储顺序性 | 第66页 |
| 5．2．2 存储顺序模型 | 第66-68页 |
| 5．2．3 存储顺序实现 | 第68-69页 |
| 5．2．3．1 同一拍内的存储顺序实现 | 第68-69页 |
| 5．2．3．2 不同拍内的存储顺序实现 | 第69页 |
| 5．2．4 存储顺序验证 | 第69-70页 |
| 5．2．5 小结 | 第70-71页 |
| 第六章 数据CACHE的测试和验证 | 第71-81页 |
| 6．1 数据CACHE基本功能模拟结果 | 第71-75页 |
| 6．1．1 存数据指令(store)在数据Cache中失效 | 第71-72页 |
| 6．1．2 存数据指令(store)在数据Cache中命中 | 第72-73页 |
| 6．1．3 载入数据指令(load)在L1数据Cache中失效 | 第73-74页 |
| 6．1．4 载入数据指令(load)在L1数据Cache中命中 | 第74-75页 |
| 6．2 数据CACHE中存储相关性的模拟结果 | 第75-77页 |
| 6．3 数据CACHE综合结果及时延分析结果 | 第77-80页 |
| 6．4 小结 | 第80-81页 |
| 第七章 结束语 | 第81-83页 |
| 7．1 主要工作及贡献 | 第81-82页 |
| 7．2 进一步的工作 | 第82-83页 |
| 致谢 | 第83-85页 |
| 附录 A: 攻读硕士期间发表的论文 | 第85-86页 |
| 附录 B: 攻读硕士期间参加的科研项目 | 第86-87页 |
| 参考文献 | 第87-89页 |
