| 目录 | 第1-7页 |
| 图目录 | 第7-9页 |
| 表目录 | 第9-10页 |
| 摘要 | 第10-11页 |
| Abstract | 第11-12页 |
| 第一章 引言 | 第12-22页 |
| 1．1 数字信号处理器概述 | 第12-16页 |
| 1．1．1 DSP芯片的出现与历史 | 第12-13页 |
| 1．1．2 DSP芯片发展现状及其应用 | 第13-15页 |
| 1．1．4 DSP芯片的特点 | 第15-16页 |
| 1．2 先进的DSP指令控制技术概述 | 第16-19页 |
| 1．2．1 DSP的预取技术概述 | 第16-17页 |
| 1．2．2 DSP的指令派发技术概述 | 第17-19页 |
| 1．3 基于标准单元的高性能微处理器半定制设计流程 | 第19-20页 |
| 1．4 本文研究的主要内容、目的和意义 | 第20-21页 |
| 1．5 本文的结构 | 第21-22页 |
| 第二章 YHFT-D4的体系结构及改进目标 | 第22-37页 |
| 2．1 YHFT-D4的CPU结构 | 第22-26页 |
| 2．1．1 CPU结构 | 第22-23页 |
| 2．1．2 数据通路 | 第23-25页 |
| 2．1．3 控制寄存器组 | 第25-26页 |
| 2．2 YHFT-D4的指令集结构 | 第26-30页 |
| 2．2．1 指令和功能单元之间的映射 | 第26-28页 |
| 2．2．2 操作码映射 | 第28-29页 |
| 2．2．3 并行操作 | 第29页 |
| 2．2．4 条件操作 | 第29-30页 |
| 2．3 YHFT-D4的流水线结构 | 第30-35页 |
| 2．3．1 YHFT-D4的的流水线结构 | 第30-31页 |
| 2．3．2 影响流水线效率的几个问题 | 第31-35页 |
| 2．4 YHFT-D4的中断 | 第35-36页 |
| 2．5 YHFT-DX体系结构对YHFT-D4的改进目标 | 第36-37页 |
| 2．5．1 对YHFT-D4指令控制部件的改进 | 第36页 |
| 2．5．2 对YHFT-D4取数部件和L2 cache的改进 | 第36-37页 |
| 第三章 带预取功能的取指部件的设计 | 第37-49页 |
| 3．1 取指部件(IF)的功能概述 | 第37-38页 |
| 3．2 取指流水线结构框图 | 第38-39页 |
| 3．3 流水线事件对取指部件的影响 | 第39-41页 |
| 3．3．1 一级程序Cache失效对取指部件的影响 | 第39页 |
| 3．3．2 一级数据Cache失效对取指部件的影响 | 第39-40页 |
| 3．3．3 派发暂停对取指部件的影响 | 第40页 |
| 3．3．4 分支和中断对取指部件的影响 | 第40页 |
| 3．3．5 指令预取队列已满(QUE_Full)对取指部件的影响 | 第40-41页 |
| 3．4 取指部件各子模块的设计 | 第41-46页 |
| 3．4．1 PG模块的设计 | 第41-42页 |
| 3．4．2 PS模块的设计 | 第42-43页 |
| 3．4．3 PW模块的设计 | 第43-44页 |
| 3．4．4 PR模块的设计 | 第44-45页 |
| 3．4．5 指令预取缓冲模块的设计 | 第45-46页 |
| 3．5 指令预取的性能分析 | 第46-49页 |
| 第四章 可跨取指包边界派发的指令派发部件的设计 | 第49-62页 |
| 4．1 指令派发部件(DP)功能概述 | 第49-51页 |
| 4．1．1 指令派发部件功能概述 | 第49-51页 |
| 4．2 指令派发部件的结构框图 | 第51-53页 |
| 4．3 流水线事件对指令派发部件的影响 | 第53-54页 |
| 4．3．1 一级程序Cache失效对指令派发部件的影响 | 第53页 |
| 4．3．2 一级数据Cache失效对指令派发部件的影响 | 第53页 |
| 4．3．3 分支对指令派发部件的影响 | 第53页 |
| 4．3．4 中断对指令派发部件的影响 | 第53-54页 |
| 4．3．5 指令预取缓冲队列空(QUE_Empty)对指令派发部件的影响 | 第54页 |
| 4．3．6 NOP指令和IDLE指令对派发部件的影响 | 第54页 |
| 4．4 派发部件各子模块的设计 | 第54-59页 |
| 4．4．1 dp_assemble模块的设计 | 第54-56页 |
| 4．4．2 dp_offset模块的设计 | 第56页 |
| 4．4．3 dp_decode模块的设计 | 第56-57页 |
| 4．4．4 指令预处理模块的设计 | 第57-58页 |
| 4．4．5 dp_output模块的设计 | 第58-59页 |
| 4．5 跨指令包边界派发的性能分析 | 第59-62页 |
| 第五章 指令控制部件的逻辑综合与优化 | 第62-69页 |
| 5．1 逻辑综合的基本流程 | 第62-63页 |
| 5．2 综合优化的基本方法和策略 | 第63-68页 |
| 5．2．1 综合策略 | 第63-64页 |
| 5．2．2 模块划分 | 第64-65页 |
| 5．2．3 代码风格 | 第65-66页 |
| 5．2．4 环境约束 | 第66-67页 |
| 5．2．5 设计约束 | 第67-68页 |
| 5．3 综合优化结果 | 第68-69页 |
| 5．2．1 取指部件 | 第68页 |
| 5．2．2 派发部件 | 第68-69页 |
| 第六章 指令控制部件的设计验证 | 第69-78页 |
| 6．1 数字集成电路设计验证的一般方法 | 第69-71页 |
| 6．1．1 动态模拟验证 | 第69-70页 |
| 6．1．2 静态时序验证 | 第70-71页 |
| 6．2 YHFT-DX指令控制部件的测试码开发 | 第71-75页 |
| 6．2．1 测试码开发的原则 | 第71-73页 |
| 6．2．2 YHFT-DX指令控制部件测试码的开发 | 第73-75页 |
| 6．3 YHFT-DX指令控制部件的设计验证 | 第75-78页 |
| 6．3．1 动态模拟验证 | 第75-76页 |
| 6．3．2 静态时序验证 | 第76-78页 |
| 第七章 结束语 | 第78-81页 |
| 致谢 | 第81-82页 |
| 附录 A: 攻读硕士期间发表的论文 | 第82-83页 |
| 附录 B: 攻读硕士期间参加的科研项目 | 第83-84页 |
| 参考文献 | 第84-85页 |
