| 致谢 | 第1-6页 |
| 摘要 | 第6-7页 |
| Abstract | 第7-8页 |
| 目录 | 第8-10页 |
| 1 绪论 | 第10-16页 |
| ·课题背景及意义 | 第10-11页 |
| ·BCH纠错码简介 | 第11-13页 |
| ·本文的主要研究内容和结构安排 | 第13-16页 |
| 2 BCH纠错码原理与设计 | 第16-27页 |
| ·BCH码基本原理 | 第16-23页 |
| ·BCH码编码原理 | 第17-19页 |
| ·BCH码译码原理 | 第19-23页 |
| ·BCH码的参数设计 | 第23-27页 |
| ·NAND Flash简介 | 第23-25页 |
| ·BCH码参数设计 | 第25-27页 |
| 3 并行BCH编码器设计 | 第27-34页 |
| ·并行BCH编码器实现原理 | 第27-30页 |
| ·并行BCH(4224，4120，8)编码器的设计 | 第30-32页 |
| ·设计结果与分析 | 第32-34页 |
| 4 高性能BCH译码器设计 | 第34-49页 |
| ·分组预取译码 | 第34-36页 |
| ·BCH译码器结构 | 第36-38页 |
| ·伴随式计算电路设计 | 第38-42页 |
| ·余式求解电路设计 | 第38-40页 |
| ·常数乘法器设计 | 第40-42页 |
| ·高速IBM迭代算法电路设计 | 第42-46页 |
| ·高速Chien搜索电路设计 | 第46-48页 |
| ·性能分析 | 第48-49页 |
| 5 BCH编译码器的低功耗设计 | 第49-54页 |
| ·低功耗设计方案 | 第50-52页 |
| ·功耗仿真分析 | 第52-54页 |
| 6 总结与展望 | 第54-55页 |
| 参考文献 | 第55-58页 |
| 作者简介 | 第58页 |
| 作者攻读硕士学位期间发表的论文 | 第58页 |