| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 第1章 绪论 | 第15-23页 |
| 1.1 课题背景及意义 | 第15-16页 |
| 1.2 相关工作 | 第16-21页 |
| 1.3 本文的主要工作 | 第21-22页 |
| 1.4 论文组织安排 | 第22-23页 |
| 第2章 相关基础介绍 | 第23-41页 |
| 2.1 深度学习简介 | 第23-33页 |
| 2.1.1 基本概念 | 第23-25页 |
| 2.1.2 基本单元 | 第25页 |
| 2.1.3 正向传播与反向传播 | 第25-27页 |
| 2.1.4 常见深度学习网络模型 | 第27-33页 |
| 2.2 硬件加速相关技术简介 | 第33-39页 |
| 2.2.1 硬件加速平台 | 第33-34页 |
| 2.2.2 FPGA芯片原理 | 第34页 |
| 2.2.3 FPGA芯片架构 | 第34-35页 |
| 2.2.4 软硬件协同设计 | 第35-38页 |
| 2.2.5 常用优化技术 | 第38-39页 |
| 2.3 本章小结 | 第39-41页 |
| 第3章 采用流水线方式运行的高能效CNN加速器 | 第41-63页 |
| 3.1 研究动机 | 第41-43页 |
| 3.2 基本思路 | 第43页 |
| 3.3 总体框架 | 第43-54页 |
| 3.3.1 卷积层的设计与优化 | 第45-48页 |
| 3.3.2 池化层的设计与优化 | 第48-49页 |
| 3.3.3 全连接层的设计与优化 | 第49-52页 |
| 3.3.4 设计空间搜索 | 第52-54页 |
| 3.4 编程模型 | 第54-56页 |
| 3.5 实验评估 | 第56-62页 |
| 3.5.1 硬件实现平台 | 第56-58页 |
| 3.5.2 CPU与GPU平台 | 第58-59页 |
| 3.5.3 与CPU平台和GPU平台的比较 | 第59-60页 |
| 3.5.4 与已有加速器的比较 | 第60-62页 |
| 3.6 本章小结 | 第62-63页 |
| 第4章 采用统一的处理引擎计算卷积神经网络的加速器 | 第63-71页 |
| 4.1 UniCNN加速器的设计 | 第63-67页 |
| 4.1.1 动机与思路 | 第63页 |
| 4.1.2 卷积层的设计 | 第63-64页 |
| 4.1.3 全连接层的设计 | 第64-65页 |
| 4.1.4 流水线设计 | 第65-66页 |
| 4.1.5 总体框架 | 第66-67页 |
| 4.2 编程模型 | 第67-68页 |
| 4.3 实验评估 | 第68-70页 |
| 4.3.1 与CPU平台和GPU平台的比较 | 第68-69页 |
| 4.3.2 与已有加速器的比较 | 第69-70页 |
| 4.4 本章小结 | 第70-71页 |
| 第5章 总结与展望 | 第71-73页 |
| 5.1 本文总结 | 第71页 |
| 5.2 未来展望 | 第71-73页 |
| 参考文献 | 第73-79页 |
| 致谢 | 第79-81页 |
| 在读期间发表的学术论文与取得的研究成果 | 第81-82页 |