| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 第一章 绪论 | 第7-13页 |
| 1.1 课题的研究意义 | 第7-10页 |
| 1.1.1 电子稳像概述 | 第7-8页 |
| 1.1.2 电子稳像技术国内外发展现状 | 第8-9页 |
| 1.1.3 课题的研究意义 | 第9-10页 |
| 1.2 基于FPGA的电子稳像系统的简要介绍 | 第10-12页 |
| 1.3 论文结构 | 第12-13页 |
| 第二章 电子稳像基本原理及常用算法 | 第13-24页 |
| 2.1 电子稳像的基本原理 | 第13-14页 |
| 2.2 电子稳像常用算法 | 第14-21页 |
| 2.2.1 灰度投影算法 | 第14-16页 |
| 2.2.2 位平面匹配算法 | 第16-17页 |
| 2.2.3 代表点匹配算法 | 第17-20页 |
| 2.2.4 特征点匹配算法 | 第20-21页 |
| 2.3 运动补偿方法 | 第21-22页 |
| 2.4 电子稳像效果的评价方法 | 第22-24页 |
| 第三章 系统软硬件开发环境 | 第24-30页 |
| 3.1 系统硬件开发环境 | 第24-25页 |
| 3.2 系统软件开发环境 | 第25-30页 |
| 3.2.1 系统开发工具及流程 | 第25-27页 |
| 3.2.2 系统应用IP简介 | 第27-30页 |
| 第四章 视频采集与视频序列输出模块的Verilog设计 | 第30-40页 |
| 4.1 I~2 C总线与视频编解码芯片简介 | 第31-35页 |
| 4.1.1 I~2 C总线简介 | 第31-32页 |
| 4.1.2 视频解码器TVP5150 简介 | 第32-34页 |
| 4.1.3 视频编码器SAA7121 简介 | 第34-35页 |
| 4.2 视频采集模块的Verilog实现 | 第35-38页 |
| 4.3 视频序列输出模块的Verilog实现 | 第38页 |
| 4.4 综合与仿真结果 | 第38-40页 |
| 第五章 视频缓存模块的Verilog设计 | 第40-58页 |
| 5.1 解码与串并转换模块的Verilog设计 | 第40-44页 |
| 5.1.1 BT.656 数字视频简介 | 第40-42页 |
| 5.1.2 时序信号解码的实现 | 第42-43页 |
| 5.1.3 串并转换的实现 | 第43-44页 |
| 5.2 DDR控制器 | 第44-51页 |
| 5.2.1 DDR SDRAM简介 | 第45-46页 |
| 5.2.2 DDR控制器结构 | 第46-47页 |
| 5.2.3 DDR控制器的读写时序 | 第47-50页 |
| 5.2.4 DDR控制器的仿真方法 | 第50-51页 |
| 5.3 DCM模块 | 第51页 |
| 5.4 DDR读写控制 | 第51-54页 |
| 5.5 综合与仿真结果 | 第54-58页 |
| 第六章 视频稳像处理模块的Verilog设计 | 第58-67页 |
| 6.1 行投影模块的Verilog设计 | 第60页 |
| 6.2 列投影模块的Verilog设计 | 第60-62页 |
| 6.3 投影相关运算的Verilog设计 | 第62-64页 |
| 6.4 综合与仿真结果 | 第64-67页 |
| 第七章 总结与展望 | 第67-69页 |
| 附录 | 第69-70页 |
| 参考文献 | 第70-74页 |
| 致谢 | 第74页 |