| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第9-14页 |
| 1.1 课题背景及研究意义 | 第9-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.2.1 相控阵超声检测技术的国内外发展 | 第11-12页 |
| 1.2.2 相控阵超声检测仪器设备的国内外发展 | 第12-13页 |
| 1.3 课题进展和主要工作内容 | 第13-14页 |
| 第二章 相控阵超声检测的基本原理 | 第14-19页 |
| 2.1 相控阵超声检测的物理依据 | 第14-15页 |
| 2.2 超声相控阵的延迟、聚焦及偏转 | 第15-18页 |
| 2.3 本章小结 | 第18-19页 |
| 第三章 32 通道超声相控阵自动检测系统的硬件设计 | 第19-39页 |
| 3.1 32 通道硬件系统架构的改进 | 第19-20页 |
| 3.2 超声发射电路的改进设计 | 第20-23页 |
| 3.3 回波信号接收电路的改进设计 | 第23-26页 |
| 3.3.1 32 通道收发隔离电路设计 | 第23-25页 |
| 3.3.2 接收通道选择电路的设计 | 第25-26页 |
| 3.4 相控阵接收通道模拟前端设计 | 第26-30页 |
| 3.4.1 低噪声前置放大器设计 | 第27-28页 |
| 3.4.2 可编程增益放大部分电路设计 | 第28-29页 |
| 3.4.3 高速 AD 设计 | 第29-30页 |
| 3.5 采用两片 FPGA 的主从控制器设计 | 第30-33页 |
| 3.5.1 两片 FPGA 的功能分配原则 | 第30-31页 |
| 3.5.2 两片 FPGA 的主从配置电路设计 | 第31-33页 |
| 3.6 基于两片 DDR II 的存储电路改进设计 | 第33-35页 |
| 3.7 整个系统的电源和时钟系统改进设计 | 第35-38页 |
| 3.7.1 32 通道相控阵检测系统的电源管理方案 | 第35-36页 |
| 3.7.2 32 通道检测设备的时钟管理改进方案 | 第36-38页 |
| 3.8 本章小结 | 第38-39页 |
| 第四章 基于乒乓存储思想的高速实时数据通讯系统 | 第39-57页 |
| 4.1 高速数据通讯系统的整体架构 | 第39-42页 |
| 4.1.1 相控阵超声检测的回波信号形式 | 第39-40页 |
| 4.1.2 高速数据通讯模块的接口信号与时序 | 第40-42页 |
| 4.2 USB 2.0 控制器的 Slave FIFO 接口模式 | 第42-43页 |
| 4.3 DDR SDRAM 的基本原理 | 第43-47页 |
| 4.3.1 DDR 的读写操作过程 | 第44-46页 |
| 4.3.2 DDR 的接口设计和时钟方案 | 第46-47页 |
| 4.4 基于乒乓存储的高速数据通讯系统的 FPGA 实现 | 第47-54页 |
| 4.4.1 Stratix II 系列 FPGA 芯片 | 第47-48页 |
| 4.4.2 基于 DDR Controller IP 核的 DDR 接口控制 | 第48-50页 |
| 4.4.3 基于 FPGA 的 EZ-USB 从属 FIFO 接口读写 | 第50-52页 |
| 4.4.4 基于乒乓操作的回波信号缓存 | 第52-53页 |
| 4.4.5 FPGA 控制多 DDR 接口的实现 | 第53-54页 |
| 4.5 使用 DSP Builder 对回波信号滤波 | 第54-56页 |
| 4.6 本章小结 | 第56-57页 |
| 第五章 实验部分 | 第57-69页 |
| 5.1 相控阵焊缝检测试验的总体介绍 | 第57-60页 |
| 5.2 回波信号滤波的实验结果讨论 | 第60-63页 |
| 5.3 回波信号接收电路部分仿真分析 | 第63-64页 |
| 5.4 基于 DDR 乒乓操作的高速数据通讯系统实验 | 第64-68页 |
| 5.5 本章小结 | 第68-69页 |
| 第六章 总结与展望 | 第69-70页 |
| 参考文献 | 第70-74页 |
| 发表论文和参加科研情况说明 | 第74-75页 |
| 致谢 | 第75页 |
