QPSK中频数字调制器的设计及FPGA实现
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 1 绪论 | 第9-12页 |
| 1.1 课题研究背景和意义 | 第9页 |
| 1.1.1 研究背景 | 第9页 |
| 1.1.2 研究目的与意义 | 第9页 |
| 1.2 全数字调制器的国内外研究现状 | 第9-11页 |
| 1.3 论文的研究内容 | 第11-12页 |
| 2 QPSK调制解调原理 | 第12-28页 |
| 2.1 数字调制解调技术 | 第12-17页 |
| 2.1.1 数字调制技术 | 第12页 |
| 2.1.2 数字解调技术 | 第12-13页 |
| 2.1.3 调制解调常用方式 | 第13-17页 |
| 2.1.4 数字调制解调方式选择 | 第17页 |
| 2.2 四相绝对移相键控(QPSK) | 第17-19页 |
| 2.2.1 QPSK简介 | 第17-18页 |
| 2.2.2 QPSK特点 | 第18-19页 |
| 2.3 QPSK调制原理 | 第19-22页 |
| 2.3.1 QPSK调制基本原理 | 第19-20页 |
| 2.3.2 QPSK中频调制关键技术 | 第20-22页 |
| 2.4 QPSK解调原理 | 第22-28页 |
| 2.4.1 QPSK解调基本原理 | 第22-23页 |
| 2.4.2 QPSK解调关键技术 | 第23-24页 |
| 2.4.3 中频数字接收机 | 第24-28页 |
| 3 FPGA开发技术及数字调制器的设计 | 第28-35页 |
| 3.1 FPGA设计 | 第28-33页 |
| 3.1.1 可编程逻辑器件简介 | 第28-29页 |
| 3.1.2 FPGA的设计流程 | 第29-30页 |
| 3.1.3 FPGA的设计方法和策略 | 第30-33页 |
| 3.2 数字调制器总体设计方案 | 第33-35页 |
| 4 QPSK数字调制器的硬件平台 | 第35-43页 |
| 4.1 FPGA主芯片的选择 | 第35-36页 |
| 4.2 调制器硬件制作 | 第36-40页 |
| 4.2.1 硬件制作流程 | 第36页 |
| 4.2.2 D/A电路设计 | 第36-38页 |
| 4.2.3 I/O电路设计 | 第38-40页 |
| 4.2.4 时钟电路设计 | 第40页 |
| 4.3 调制器硬件调试 | 第40-43页 |
| 5 QPSK调制系统的FPGA实现 | 第43-52页 |
| 5.1 数据加扰模块 | 第43-46页 |
| 5.1.1 程序描述 | 第43-44页 |
| 5.1.2 数据加扰模块实现框图 | 第44-46页 |
| 5.1.3 数据加扰模块的FPGA实现 | 第46页 |
| 5.2 卷积编码 | 第46-48页 |
| 5.2.1 程序描述 | 第46-47页 |
| 5.2.2 卷积编码的设计 | 第47-48页 |
| 5.2.3 卷积编码的FPGA实现 | 第48页 |
| 5.3 差分编码模块 | 第48-50页 |
| 5.3.1 程序描述 | 第48页 |
| 5.3.2 差分编码的设计 | 第48-50页 |
| 5.3.3 卷积编码的FPGA实现 | 第50页 |
| 5.4 调制器功能各模块测试 | 第50-52页 |
| 6 QPSK调制系统的测试 | 第52-54页 |
| 6.1 QPSK调制信号的性能分析 | 第52-54页 |
| 6.1.1 QPSK调制信号的频谱分析 | 第52页 |
| 6.1.2 QPSK调制信号的功率测试 | 第52-54页 |
| 7 总结与展望 | 第54-55页 |
| 7.1 论文总结 | 第54页 |
| 7.2 进一步的研究 | 第54-55页 |
| 攻读学位期间获奖和发表论文情况 | 第55-56页 |
| 致谢 | 第56-57页 |
| 参考文献 | 第57-58页 |
