基于FPGA的低延迟数据传输设计
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 1 绪论 | 第10-14页 |
| 1.1 选题背景与意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.3 论文内容与结构 | 第12-14页 |
| 2 系统总体设计 | 第14-22页 |
| 2.1 系统设计原理 | 第14-18页 |
| 2.1.1 硬件平台介绍 | 第15-16页 |
| 2.1.2 硬件平台选取 | 第16-18页 |
| 2.2 系统设计结构 | 第18-19页 |
| 2.3 FPGA开发流程 | 第19-21页 |
| 2.4 本章小结 | 第21-22页 |
| 3 TOE模块设计 | 第22-34页 |
| 3.1 工作原理 | 第22-23页 |
| 3.2 模块组成 | 第23-29页 |
| 3.2.1 发送模块 | 第24-27页 |
| 3.2.2 接收模块 | 第27页 |
| 3.2.3 TCP状态机 | 第27-29页 |
| 3.3 模块端口 | 第29-33页 |
| 3.3.1 端口信号 | 第29-32页 |
| 3.3.2 端口连接 | 第32-33页 |
| 3.4 本章小结 | 第33-34页 |
| 4 DES模块设计 | 第34-49页 |
| 4.1 原理分析 | 第34-37页 |
| 4.1.1 IP置换和IP~(-1) 置换 | 第35页 |
| 4.1.2 F函数 | 第35-36页 |
| 4.1.3 子密钥生成 | 第36-37页 |
| 4.2 模块详细设计 | 第37-46页 |
| 4.2.1 子密钥生成模块 | 第38-40页 |
| 4.2.2 S盒设计 | 第40-41页 |
| 4.2.3 运算模块设计 | 第41-45页 |
| 4.2.4 接口信号 | 第45-46页 |
| 4.3 接口连接 | 第46-48页 |
| 4.4 本章小结 | 第48-49页 |
| 5 PCI-E接口模块设计 | 第49-56页 |
| 5.1 总线接口 | 第49-51页 |
| 5.2 DMA控制逻辑设计 | 第51-55页 |
| 5.3 本章小结 | 第55-56页 |
| 6 系统仿真与分析 | 第56-67页 |
| 6.1 系统测试环境 | 第56-57页 |
| 6.2 功能模块仿真与分析 | 第57-64页 |
| 6.2.1 DES仿真与分析 | 第57-60页 |
| 6.2.2 DMA仿真与分析 | 第60-64页 |
| 6.3 系统测试与分析 | 第64-66页 |
| 6.4 本章小结 | 第66-67页 |
| 7 总结与展望 | 第67-69页 |
| 7.1 总结 | 第67页 |
| 7.2 展望 | 第67-69页 |
| 参考文献 | 第69-72页 |
| 致谢 | 第72-73页 |
| 个人简历、在学期间发表学术论文及参与的项目 | 第73页 |
