10G以太网MAC控制器的设计与验证
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-11页 |
| 第1章 绪论 | 第11-15页 |
| ·研究背景 | 第11-12页 |
| ·国内外发展动态 | 第12-13页 |
| ·研究目的与意义 | 第13页 |
| ·研究的内容及章节安排 | 第13-15页 |
| 第2章 10G以太网协议研究 | 第15-29页 |
| ·10G以太网层次模型分析 | 第15-17页 |
| ·10G以太网MAC帧格式及分类 | 第17-18页 |
| ·10G以太网流量控制原理 | 第18-20页 |
| ·10G介质无关接口 | 第20-22页 |
| ·XGMII接口的结构 | 第20-21页 |
| ·XGMII数据编码方式 | 第21-22页 |
| ·混合并行CRC32校验算法分析 | 第22-24页 |
| ·保持DIC算法分析 | 第24-26页 |
| ·本章小结 | 第26-29页 |
| 第3章 10G以太网MAC控制器前端设计 | 第29-55页 |
| ·10G以太网MAC控制器设计原则 | 第29页 |
| ·10G以太网MAC控制器总体架构设计 | 第29-31页 |
| ·发送模块设计 | 第31-39页 |
| ·上层发送接口 | 第31-33页 |
| ·发送帧控制器 | 第33-34页 |
| ·CRC32码生成电路 | 第34-35页 |
| ·发送状态机 | 第35-38页 |
| ·发送RS | 第38-39页 |
| ·接收模块设计 | 第39-46页 |
| ·接收RS | 第39-40页 |
| ·接收状态机 | 第40-42页 |
| ·CRC32码校验电路 | 第42-43页 |
| ·接收帧控制器 | 第43-44页 |
| ·上层接收接口 | 第44-46页 |
| ·流量控制模块设计 | 第46-48页 |
| ·PAUSE帧发送电路设计 | 第46-47页 |
| ·PAUSE帧接收电路设计 | 第47-48页 |
| ·XGMII接口设计 | 第48-52页 |
| ·XGMII发送电路设计 | 第49-50页 |
| ·XGMII接收电路设计 | 第50-52页 |
| ·DIC电路设计 | 第52-54页 |
| ·保持DIC算法模块 | 第52-53页 |
| ·DIC控制模块 | 第53-54页 |
| ·本章小结 | 第54-55页 |
| 第4章 10G以太网MAC控制器的验证 | 第55-75页 |
| ·RTL级仿真验证 | 第55-67页 |
| ·验证平台结构 | 第55-57页 |
| ·模块验证结果分析 | 第57-64页 |
| ·系统验证结果分析 | 第64-67页 |
| ·逻辑综合 | 第67-69页 |
| ·逻辑综合流程 | 第67-68页 |
| ·逻辑综合结果分析 | 第68-69页 |
| ·FPGA验证 | 第69-74页 |
| ·综合优化和布局布线 | 第70-71页 |
| ·FPGA验证环境结构 | 第71-73页 |
| ·FPGA验证结果分析 | 第73-74页 |
| ·本章小结 | 第74-75页 |
| 第5章 总结与展望 | 第75-77页 |
| ·总结 | 第75-76页 |
| ·展望 | 第76-77页 |
| 参考文献 | 第77-81页 |
| 致谢 | 第81-83页 |
| 在读期间发表的学术论文与参与项目 | 第83页 |
