| 摘要 | 第1-6页 |
| ABSTRACT | 第6-7页 |
| 致谢 | 第7-14页 |
| 第一章 绪论 | 第14-18页 |
| ·课题背景与意义 | 第14-16页 |
| ·产品需求 | 第14-15页 |
| ·DisplayPort V1.2 的技术指标[1] | 第15-16页 |
| ·国内外概况及现实意义 | 第16页 |
| ·论文主要内容及贡献 | 第16-17页 |
| ·论文组织结构 | 第17-18页 |
| 第二章 物理层架构设计 | 第18-24页 |
| ·DISPLAYPORT 数字视频传输原理 | 第18-19页 |
| ·DISPLAYPORT 数字视频物理层架构设计 | 第19-24页 |
| ·主链路物理层原理与架构设计 | 第19-21页 |
| ·辅助通道物理层原理与架构设计 | 第21-23页 |
| ·热插拔检测原理与架构设计 | 第23-24页 |
| 第三章 数字电路设计与优化 | 第24-70页 |
| ·字符排序规则 | 第24-25页 |
| ·位排序规则 | 第24页 |
| ·字节排序规则 | 第24-25页 |
| ·低功耗设计：时钟门控技术 | 第25-32页 |
| ·时钟门控技术基础 | 第25-27页 |
| ·基于寄存器的时钟门控 | 第27页 |
| ·模块级时钟门控 | 第27-28页 |
| ·增强型时钟门控 | 第28-29页 |
| ·多级时钟门控 | 第29页 |
| ·集成时钟门控设计 ICG（Integrated Clock Gating） | 第29-32页 |
| ·主链路物理层逻辑设计 | 第32-61页 |
| ·加扰器与解扰器设计 | 第32-36页 |
| ·ANSI 8B/10B 编码器设计 | 第36-45页 |
| ·ANSI 8B/10B 解码器设计 | 第45-49页 |
| ·高速串行器电路设计 | 第49-58页 |
| ·高速解串器电路设计 | 第58-60页 |
| ·链路对准 | 第60-61页 |
| ·链路质量测量 | 第61页 |
| ·辅助通道物理层逻辑设计 | 第61-69页 |
| ·曼彻斯特编码器、解码器设计 | 第61-62页 |
| ·FIFO | 第62-63页 |
| ·数据打包与解包 | 第63页 |
| ·数据加扰与解扰 | 第63-64页 |
| ·8B/10B 编码器与解码器 | 第64-66页 |
| ·串行器与解串器设计 | 第66-68页 |
| ·启动、停止条件、锁定同步模式及双工控制器 | 第68-69页 |
| ·热插拔检测物理层逻辑设计 | 第69-70页 |
| 第四章 芯片验证及综合 | 第70-78页 |
| ·芯片功能验证 | 第70-72页 |
| ·功能验证基本原理 | 第70页 |
| ·验证激励的产生 | 第70-71页 |
| ·分析方法及结论 | 第71-72页 |
| ·芯片综合 | 第72-78页 |
| ·芯片综合基本原理 | 第72页 |
| ·综合报告与性能分析 | 第72-78页 |
| 第五章 工作总结与展望 | 第78-79页 |
| 参考文献 | 第79-83页 |
| 附录:攻读硕士学位期间发表的论文 | 第83-84页 |