| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·数字通信和信道编码的发展 | 第7-8页 |
| ·LDPC码的发展和应用 | 第8-10页 |
| ·LDPC码的发展 | 第8-10页 |
| ·LDPC码的应用 | 第10页 |
| ·同步技术发展 | 第10-11页 |
| ·本文的研究背景及行文安排 | 第11-13页 |
| 第二章 LDPC码及其译码算法 | 第13-29页 |
| ·LDPC码的概念及其Tanner图模型 | 第13-16页 |
| ·QC-LDPC码的概念 | 第16-18页 |
| ·LDPC码译码算法 | 第18-26页 |
| ·Gallager概率译码算法 | 第18-20页 |
| ·BP译码算法 | 第20-23页 |
| ·最小和译码算法 | 第23-24页 |
| ·扰码后最小和译码算法修正 | 第24-26页 |
| ·硬件实现量化方案 | 第26-27页 |
| ·本章小结 | 第27-29页 |
| 第三章 LDPC码帧同步技术研究 | 第29-43页 |
| ·连贯式插入帧同步方法 | 第29-32页 |
| ·LDPC码帧同步方法 | 第32-40页 |
| ·LDPC硬判决帧同步方法 | 第32-34页 |
| ·基于似然比的LDPC帧同步方法 | 第34-40页 |
| ·帧同步方法的性能分析 | 第40-41页 |
| ·本章小结 | 第41-43页 |
| 第四章 码率兼容QC-LDPC码帧同步器设计与FPGA实现 | 第43-55页 |
| ·QC-LDPC码编码扰码器FPGA设计 | 第43-44页 |
| ·硬判决帧同步器设计与FPGA实现 | 第44-46页 |
| ·基于似然比帧同步器设计与FPGA实现 | 第46-51页 |
| ·帧同步器整体设计 | 第46-47页 |
| ·同步器存储单元的设计 | 第47-48页 |
| ·同步控制模块的设计 | 第48页 |
| ·移位控制器 | 第48-49页 |
| ·行似然比计算模块的设计 | 第49-50页 |
| ·行似然比比较模块的设计 | 第50-51页 |
| ·仿真结果 | 第51-54页 |
| ·本章小结 | 第54-55页 |
| 第五章 结束语 | 第55-57页 |
| 致谢 | 第57-59页 |
| 参考文献 | 第59-60页 |