| 摘要 | 第1-5页 |
| Abstract | 第5-11页 |
| 第一章 绪论 | 第11-16页 |
| ·概述 | 第11-12页 |
| ·Turbo 码、LDPC 码的特点及研究情况 | 第12-14页 |
| ·Turbo 码特点及研究情况 | 第12-13页 |
| ·Turbo 码的特点 | 第12-13页 |
| ·Turbo 码的研究情况 | 第13页 |
| ·LDPC 码的特点及研究情况 | 第13-14页 |
| ·LDPC 码的特点 | 第13-14页 |
| ·LDPC 码研究情况 | 第14页 |
| ·本文的研究内容及论文安排 | 第14-16页 |
| 第二章 Turbo 码的编码 | 第16-24页 |
| ·卷积码编码 | 第16-19页 |
| ·RSC 的结构和表示方法 | 第19-21页 |
| ·Turbo 编码器的结构 | 第21-22页 |
| ·交织器的重要性 | 第22-24页 |
| 第三章 Turbo 码的译码及性能分析 | 第24-36页 |
| ·基于后验概率的软输入软输出译码算法 | 第24-26页 |
| ·软输入软输出译码 | 第24-25页 |
| ·最大后验概率译码 | 第25-26页 |
| ·Turbo 码译码器的组成 | 第26-27页 |
| ·Turbo 码的迭代译码算法 | 第27-32页 |
| ·分量码的MAP 译码器 | 第27-31页 |
| ·分量译码器的级联与外信息的传递 | 第31-32页 |
| ·加性白高斯噪声信道下MAP 算法的性能模拟 | 第32-36页 |
| ·信噪比对性能的影响 | 第33-34页 |
| ·迭代次数对性能的影响 | 第34-35页 |
| ·交织器长度对译码性能的影响 | 第35-36页 |
| 第四章 LDPC 码的结构及编码 | 第36-47页 |
| ·LDPC 码的表示方法 | 第36-40页 |
| ·LDPC 码的校验矩阵表示法 | 第36-37页 |
| ·LDPC 码的Tanner 图表示法 | 第37-38页 |
| ·LDPC 码的子码表示法 | 第38-39页 |
| ·LDPC 码的生成矩阵表示法 | 第39-40页 |
| ·LDPC 码的编码 | 第40-47页 |
| ·传统正规LDPC 码的编码 | 第40-43页 |
| ·高斯消元法 | 第40页 |
| ·基于近似下三角矩阵的有效编码 | 第40-43页 |
| ·基于生成矩阵非正规LDPC 码的编码 | 第43-47页 |
| 第五章 LDPC 码的BP 译码算法及性能分析 | 第47-63页 |
| ·LDPC 码的BP 译码算法 | 第47-52页 |
| ·基于传统LDPC 码的性能模拟 | 第52-55页 |
| ·加性白高斯噪声信道下的模拟 | 第52-54页 |
| ·码长对性能的影响 | 第52-53页 |
| ·迭代次数对性能的影响 | 第53页 |
| ·码率对性能的影响 | 第53-54页 |
| ·瑞利平坦衰落信道下的模拟 | 第54-55页 |
| ·基于生成矩阵的LDPC 码的性能 | 第55-61页 |
| ·基于生成矩阵LDPC 码和基于校验矩阵LDPC 码在AWGN 信道下的比较 | 第56-60页 |
| ·基于生成矩阵LDPC 码和基于校验矩阵LDPC 码在瑞利信道信道下的比较 | 第60-61页 |
| ·LDPC 码、Turbo 码性能比较分析 | 第61-63页 |
| 第六章 LDPC 码解码部分的硬件设计及实现 | 第63-73页 |
| ·LDPC 码编解码硬件设计现状 | 第63-64页 |
| ·SOPC 技术及Nios II 处理器简介 | 第64-65页 |
| ·LDPC 解码部分设计与实现 | 第65-73页 |
| ·Log-BP 算法 | 第66-67页 |
| ·译码器的硬件实现 | 第67-70页 |
| ·RAM 缓冲区设计 | 第67-68页 |
| ·Nios II 软核配置 | 第68-70页 |
| ·软件设计流程 | 第70-71页 |
| ·硬件译码性能分析 | 第71-73页 |
| 总结与展望 | 第73-74页 |
| 参考文献 | 第74-77页 |
| 致谢 | 第77-78页 |
| 攻读硕士学位期间发表的学术论文 | 第78页 |