| 目录 | 第1-5页 |
| 主要英文缩略词表 | 第5-7页 |
| 摘要 | 第7-9页 |
| Abstract | 第9-11页 |
| 第一章 绪论 | 第11-18页 |
| ·信道编码技术的背景 | 第11-15页 |
| ·信道编码技术的发展回顾 | 第11-13页 |
| ·数字媒体广播系统的发展与现状 | 第13-14页 |
| ·数字媒体广播技术采用的主要编码技术 | 第14-15页 |
| ·论文的选题和动机 | 第15-16页 |
| ·论文的主要工作和贡献 | 第16-17页 |
| ·论文的组织结构 | 第17-18页 |
| 第二章 LDPC码概述 | 第18-43页 |
| ·有噪信道下通信的一些基本结论 | 第18-21页 |
| ·经典通信模型 | 第18-19页 |
| ·Shannon极限与 Bi-AWGN信道的容量 | 第19-21页 |
| ·LDPC码的基本定义与分类 | 第21-25页 |
| ·线性分组码的一些基本定义 | 第21-24页 |
| ·LDPC码的基本定义与分类 | 第24-25页 |
| ·LDPC码的主要构造方法 | 第25-27页 |
| ·随机构造法 | 第25-26页 |
| ·基于准循环码的构造方法 | 第26-27页 |
| ·LDPC码的主要编码方法 | 第27-35页 |
| ·基于生成矩阵的编码方法 | 第27-28页 |
| ·基于三角分解的编码方法 | 第28-35页 |
| ·基本三角分解法 | 第28页 |
| ·带选主元的三角分解法 | 第28-29页 |
| ·基于带选主元三角分解法的编码器硬件实现 | 第29-35页 |
| ·LDPC码的译码算法 | 第35-42页 |
| ·置信度为概率值的 LDPC迭代译码 | 第36-40页 |
| ·置信度为对数值的 LDPC迭代译码 | 第40-42页 |
| ·小节 | 第42-43页 |
| 第三章 低复杂度 LDPC译码算法 | 第43-66页 |
| ·低复杂度 LDPC码译码算法的回顾 | 第43-48页 |
| ·符号-幅度积的形式的 LLR-BP算法 | 第43-46页 |
| ·基于链式法则的 LLR-BP算法 | 第46-47页 |
| ·基于最小项的 LLR-BP算法 | 第47-48页 |
| ·常用低复杂度 LDPC码译码算法的优化 | 第48-54页 |
| ·符号-幅度积的形式的 LLR-BP算法的优化 | 第48-51页 |
| ·基于链式法则的 LLR-BP算法优化 | 第51-53页 |
| ·基于最小项的 LLR-BP算法优化 | 第53-54页 |
| ·基于部分最小项的低复杂度译码算法 | 第54-62页 |
| ·基于部分最小项的 LLR-BP算法 | 第54-56页 |
| ·基于部分最小项的 LLR-BP算法的优化 | 第56-57页 |
| ·仿真结果分析 | 第57-62页 |
| ·基于部分最小项的译码算法的复杂度评估 | 第62-65页 |
| ·节点计算单元比较 | 第62-63页 |
| ·存储器需求 | 第63-65页 |
| ·小节 | 第65-66页 |
| 第四章 LDPC译码器的通用架构 | 第66-78页 |
| ·基于置信度传播的通用 LDPC解码架构 | 第66-68页 |
| ·通用 LDPC解码架构概述 | 第67页 |
| ·节点交换网络 | 第67-68页 |
| ·节点处理单元 | 第68-71页 |
| ·通用节点处理单元模型 | 第68-69页 |
| ·节点处理单元的基本实现形式 | 第69-71页 |
| ·置信度的调度 | 第71-73页 |
| ·全覆盖式调度与概率调度 | 第71-72页 |
| ·变量节点中心式调度 | 第72-73页 |
| ·校验节点中心式调度 | 第73页 |
| ·复杂度分析 | 第73-75页 |
| ·现有架构方案比较 | 第75-77页 |
| ·全并行译码架构 | 第75页 |
| ·全串行译码架构 | 第75-76页 |
| ·串并行混合译码架构 | 第76-77页 |
| ·小结 | 第77-78页 |
| 第五章 适用于 DMB-T接收机的 LDPC码译码器VLSI实现 | 第78-105页 |
| ·DMB-T标准中的纠错码 | 第78-87页 |
| ·基于准循环码的构造 | 第80-84页 |
| ·浮点胜能评估 | 第84-85页 |
| ·量化方案 | 第85-87页 |
| ·DMB-T标准中 LDPC码译码器的架构方案 | 第87-92页 |
| ·总体架构与流水线设计 | 第87-89页 |
| ·置信度交叠处理 | 第89-91页 |
| ·置信度半广播式传递 | 第91-92页 |
| ·DMB-T标准中 LDPC码译码器的存储器组织方案 | 第92-94页 |
| ·DMB-T标准中 LDPC码译码器的数据通路 | 第94-99页 |
| ·校验节点处理单元 | 第94-95页 |
| ·关键路径 | 第95-98页 |
| ·数据交换网络 | 第98-99页 |
| ·硬件实现与测试结果 | 第99-104页 |
| ·验证平台 | 第100-102页 |
| ·基于 FPGA的实现与测试结果 | 第102-104页 |
| ·基于 ASIC的实现结果 | 第104页 |
| ·小结 | 第104-105页 |
| 第六章 Reed-Solomon译码器的算法与 VLSI实现 | 第105-118页 |
| ·基于改进欧拉算法的 Reed-solomon译码 | 第105-109页 |
| ·Reed-solomon码译码器架构 | 第109-114页 |
| ·伴随式计算 | 第110页 |
| ·改进欧拉算法(Modified Euclidean Algorithm)模块 | 第110-112页 |
| ·钱搜索与错误纠正模块 | 第112-114页 |
| ·Reed-solomon码译码器流水线的优化 | 第114-117页 |
| ·小节 | 第117-118页 |
| 第七章 总结与展望 | 第118-120页 |
| ·研究工作总结 | 第118-119页 |
| ·研究工作展望 | 第119-120页 |
| 附录 A:GF(2~4)，GF(2~8)上的 Mastrovito并行乘法器 | 第120-123页 |
| 附录 B:GF(2~5)，GF(2~4)上的并行求逆器 | 第123-127页 |
| 参考文献 | 第127-135页 |
| 致谢 | 第135-136页 |
