基于FPGA的AES算法硬件设计实现
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 前言 | 第8-13页 |
| 1.1 课题研究的背景和意义 | 第8-10页 |
| 1.2 AES算法研究的现状 | 第10-11页 |
| 1.3 论文主要研究内容及章节安排 | 第11-13页 |
| 第2章 数学基础 | 第13-18页 |
| 2.1 有限域知识 | 第13-17页 |
| 2.1.1 有限域 | 第13-14页 |
| 2.1.2 有限域 GF(2~n)的多项式运算 | 第14-15页 |
| 2.1.3 有限域GF(2~8)的字节运算 | 第15-17页 |
| 2.2 本章小结 | 第17-18页 |
| 第3章 AES算法的描述及工作模式 | 第18-30页 |
| 3.1 AES算法的描述 | 第18-27页 |
| 3.1.1 AES加密算法 | 第20-23页 |
| 3.1.2 AES解密算法 | 第23-25页 |
| 3.1.3 AES算法的密钥扩展 | 第25-27页 |
| 3.2 AES算法的工作模式 | 第27-29页 |
| 3.2.1 AES算法的工作模式 | 第27-29页 |
| 3.3 本章小结 | 第29-30页 |
| 第4章 开发环境及Quartus Ⅱ | 第30-35页 |
| 4.1 开发环境介绍 | 第30页 |
| 4.2 Quartus Ⅱ | 第30-34页 |
| 4.2.1 Quartus Ⅱ简介 | 第30-32页 |
| 4.2.2 硬件描述语言（VHDL） | 第32页 |
| 4.2.3 FPGA器件及芯片的选择 | 第32-34页 |
| 4.3 本章小结 | 第34-35页 |
| 第5章 AES算法的硬件设计与实现 | 第35-55页 |
| 5.1 设计目标及要求 | 第35页 |
| 5.2 总体方案设计 | 第35-36页 |
| 5.2.1 系统设计方案 | 第35-36页 |
| 5.2.2 系统的接口描述 | 第36页 |
| 5.3 轮函数设计 | 第36-53页 |
| 5.3.1 轮密钥加模块设计 | 第36-38页 |
| 5.3.2 字节替代变换模块的资源共享设计 | 第38-43页 |
| 5.3.3 列混淆模块的优化算法设计 | 第43-47页 |
| 5.3.4 行位移变换与列混淆变换的混合设计 | 第47-52页 |
| 5.3.5 内部模块控制设计 | 第52-53页 |
| 5.4 密钥扩展模块设计 | 第53-54页 |
| 5.5 本章小结 | 第54-55页 |
| 第6章 系统的测试与分析 | 第55-61页 |
| 6.1 系统的实验测试仿真 | 第55-57页 |
| 6.2 实现的原理图及芯片内部布线 | 第57-59页 |
| 6.3 系统的性能与功耗分析 | 第59-60页 |
| 6.4 本章小结 | 第60-61页 |
| 第7章 总结与展望 | 第61-62页 |
| 参考文献 | 第62-64页 |
| 致谢 | 第64-66页 |
| 在学期间的科研情况 | 第66页 |
