高精度脉冲产生模块设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 研究背景与意义 | 第11-12页 |
| 1.2 脉冲波形技术的研究现状与发展 | 第12-15页 |
| 1.2.1 提高脉宽分辨率技术 | 第12-13页 |
| 1.2.2 可控脉冲边沿调整技术 | 第13-14页 |
| 1.2.3 相关仪器产品现状 | 第14-15页 |
| 1.3 本论文主要工作 | 第15页 |
| 1.4 本论文的章节安排 | 第15-17页 |
| 第二章 总体方案设计 | 第17-28页 |
| 2.1 数字脉冲产生方案 | 第17-21页 |
| 2.1.1 可控脉宽的脉冲产生原理 | 第17-18页 |
| 2.1.2 高分辨率脉宽实现方案 | 第18-21页 |
| 2.1.2.1 模拟延迟线产生 | 第18-19页 |
| 2.1.2.2 基于PLL的延迟线产生 | 第19-21页 |
| 2.2 脉冲频率合成方案分析 | 第21-24页 |
| 2.2.1 时钟电路产生方案 | 第21-22页 |
| 2.2.2 脉冲频率合成分析 | 第22-24页 |
| 2.3 脉冲调整电路方案分析 | 第24-26页 |
| 2.4 总体方案设计 | 第26-27页 |
| 2.5 本章小结 | 第27-28页 |
| 第三章 硬件电路设计 | 第28-45页 |
| 3.1 FPGA硬件电路设计 | 第28-30页 |
| 3.1.1 FPGA芯片选择 | 第28页 |
| 3.1.2 FPGA周围电路设计 | 第28-29页 |
| 3.1.3 FPGA的IO引脚分配 | 第29-30页 |
| 3.2 可变时钟产生电路设计 | 第30-33页 |
| 3.2.1 DDS芯片选择 | 第30-31页 |
| 3.2.2 DDS周围电路设计 | 第31-33页 |
| 3.2.3 DDS寄存器配置 | 第33页 |
| 3.3 脉冲调整电路设计 | 第33-38页 |
| 3.3.1 脉冲幅度转换电路设计 | 第34-35页 |
| 3.3.2 脉冲上升/下降时间调整电路设计 | 第35-37页 |
| 3.3.3 可控电流源电路设计 | 第37-38页 |
| 3.4 电源分配电路设计 | 第38-40页 |
| 3.5 PCB设计和完整性分析 | 第40-44页 |
| 3.5.1 模块PCB叠成设计 | 第40-41页 |
| 3.5.2 模块PCB布局分析 | 第41-42页 |
| 3.5.3 PCB布线分析 | 第42-43页 |
| 3.5.4 电源和地分割 | 第43-44页 |
| 3.6 本章小结 | 第44-45页 |
| 第四章 FPGA逻辑和驱动程序设计 | 第45-62页 |
| 4.1 FPGA逻辑总体框图 | 第45-46页 |
| 4.2 控制器接.模块设计 | 第46页 |
| 4.3 控制时序产生模块设计 | 第46-47页 |
| 4.4 PLL重配置模块设计 | 第47-54页 |
| 4.4.1 PLL重配置过程 | 第47-49页 |
| 4.4.2 频率重配置模块设计 | 第49-51页 |
| 4.4.3 相位重配置模块设计 | 第51-54页 |
| 4.4.3.1 相位粗调模块设计 | 第51-53页 |
| 4.4.3.2 相位精调模块设计 | 第53-54页 |
| 4.5 波形合成模块设计 | 第54-55页 |
| 4.6 外围控制模块设计 | 第55-58页 |
| 4.6.1 DAC控制模块设计和电容选择模块设计 | 第55-57页 |
| 4.6.2 DDS控制模块设计 | 第57-58页 |
| 4.7 MODELSIM逻辑仿真 | 第58-59页 |
| 4.8 驱动程序设计 | 第59-61页 |
| 4.9 本章小结 | 第61-62页 |
| 第五章 测试与验证 | 第62-71页 |
| 5.1 测试平台搭建 | 第62页 |
| 5.2 脉冲波形指标测试 | 第62-69页 |
| 5.2.1 脉冲输出频率测试 | 第63-64页 |
| 5.2.2 脉冲脉宽分辨率测试 | 第64-66页 |
| 5.2.3 脉冲占空比测试 | 第66-67页 |
| 5.2.4 脉冲上升沿/下降沿测试 | 第67-69页 |
| 5.3 测试过程遇到的问题和解决方法 | 第69-70页 |
| 5.4 本章小结 | 第70-71页 |
| 第六章 总结与展望 | 第71-72页 |
| 致谢 | 第72-73页 |
| 参考文献 | 第73-75页 |
| 附录 | 第75-76页 |
| 攻博期间取得的研究成果 | 第76-77页 |
