基于数字预失真技术的PDT基站发射机设计与实现
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第13-17页 |
| 1.1 课题研究的背景与意义 | 第13-14页 |
| 1.2 国内外研究现状及发展趋势 | 第14-15页 |
| 1.3 本文的研究内容及章节安排 | 第15-17页 |
| 第二章 功放非线性特性及线性化技术 | 第17-31页 |
| 2.1 功率放大器非线性特性 | 第17-21页 |
| 2.1.1 非线性特性 | 第17-18页 |
| 2.1.2 非线性衡量指标 | 第18-21页 |
| 2.2 功率放大器非线性模型 | 第21-22页 |
| 2.2.1 Saleh模型 | 第21页 |
| 2.2.2 Volterra级数模型 | 第21页 |
| 2.2.3 Hammerstein模型 | 第21-22页 |
| 2.2.4 改进型Hammerstein模型 | 第22页 |
| 2.3 线性化技术 | 第22-28页 |
| 2.3.1 负反馈法 | 第23-24页 |
| 2.3.2 LINC技术 | 第24页 |
| 2.3.3 前馈法 | 第24-25页 |
| 2.3.4 预失真法 | 第25-28页 |
| 2.4 数字预失真方案比较 | 第28-30页 |
| 2.5 本章小结 | 第30-31页 |
| 第三章 系统指标及关键技术 | 第31-43页 |
| 3.1 系统技术指标 | 第31-32页 |
| 3.1.1 主要技术指标 | 第31页 |
| 3.1.2 系统组成 | 第31-32页 |
| 3.2 基带硬件 | 第32-33页 |
| 3.3 射频发射及反馈链路 | 第33页 |
| 3.4 频率规划 | 第33-36页 |
| 3.4.1 发射中频的选择 | 第34-35页 |
| 3.4.2 接收中频的选择 | 第35-36页 |
| 3.5 链路增益计算 | 第36-37页 |
| 3.6 关键技术及设计难点 | 第37-41页 |
| 3.6.1 高速ADC设计 | 第37-38页 |
| 3.6.2 锁相环PLL设计 | 第38-39页 |
| 3.6.3 差分滤波器设计 | 第39-41页 |
| 3.6.4 数字射频一体化板设计 | 第41页 |
| 3.6.5 DPD系统稳定性设计 | 第41页 |
| 3.7 本章小结 | 第41-43页 |
| 第四章 单元模块设计 | 第43-59页 |
| 4.1 DPD系统设计 | 第43-47页 |
| 4.1.1 数据接口 | 第44页 |
| 4.1.2 时钟系统设计 | 第44-45页 |
| 4.1.3 软件设计 | 第45-47页 |
| 4.2 基带核心器件选型 | 第47-51页 |
| 4.2.1 CPU选型 | 第47页 |
| 4.2.2 FPGA选型 | 第47-48页 |
| 4.2.3 DAC选型 | 第48-49页 |
| 4.2.4 ADC选型 | 第49-51页 |
| 4.3 射频核心器件选型 | 第51-54页 |
| 4.3.1 IQ调制器选型 | 第51-52页 |
| 4.3.2 IQ解调器选型 | 第52页 |
| 4.3.3 LO选型 | 第52-53页 |
| 4.3.4 时钟芯片选型 | 第53-54页 |
| 4.4 时钟系统设计 | 第54-55页 |
| 4.5 电源系统设计 | 第55-57页 |
| 4.6 本章小结 | 第57-59页 |
| 第五章 系统软硬件调试 | 第59-71页 |
| 5.1 软件调试 | 第59-63页 |
| 5.1.1 CPU程序调试 | 第59-62页 |
| 5.1.2 FPGA程序调试 | 第62-63页 |
| 5.2 硬件调试 | 第63-68页 |
| 5.2.1 中频信号 | 第63-65页 |
| 5.2.2 锁相环 | 第65-67页 |
| 5.2.3 射频信号 | 第67-68页 |
| 5.3 系统测试 | 第68-70页 |
| 5.4 本章小结 | 第70-71页 |
| 总结与展望 | 第71-73页 |
| 参考文献 | 第73-77页 |
| 攻读硕士学位期间取得的研究成果 | 第77-79页 |
| 致谢 | 第79-80页 |
| 附件 | 第80页 |
