摘要 | 第4-5页 |
ABSTRACT | 第5-6页 |
第一章 绪论 | 第10-14页 |
1.1 课题背景 | 第10页 |
1.2 发展现状 | 第10-11页 |
1.3 课题研究的意义 | 第11页 |
1.4 论文的主要工作及内容安排 | 第11-14页 |
第二章 编码调制理论的介绍 | 第14-30页 |
2.1 常用的数字调制解调技术 | 第14-17页 |
2.1.1 数字调制技术 | 第14-15页 |
2.1.2 数字解调技术 | 第15-17页 |
2.2 正交频分复用技术(OFDM) | 第17-18页 |
2.3 LDPC编译码技术的研究 | 第18-29页 |
2.3.1 LDPC码的编码算法 | 第19-21页 |
2.3.2 LDPC码的传统译码算法 | 第21-23页 |
2.3.3 基于部分并行架构的快速扫描译码算法 | 第23-26页 |
2.3.4 不同译码算法的性能对比 | 第26-29页 |
2.4 本章总结 | 第29-30页 |
第三章 基于LDPC码的编码调制联合优化技术 | 第30-40页 |
3.1 编码调制联合优化技术的发展 | 第30页 |
3.2 比特交织编码调制技术 | 第30-32页 |
3.2.1 BICM技术的基本原理 | 第30-31页 |
3.2.2 BICM技术与OFDM技术的结合 | 第31-32页 |
3.3 联合编码调制分集技术 | 第32-36页 |
3.3.1 JCMD技术的基本原理 | 第32-33页 |
3.3.2 JCMD技术的核心理论 | 第33-35页 |
3.3.3 JCMD技术与OFDM技术的结合 | 第35-36页 |
3.4 BICM-OFDM与JCMD-OFDM方案性能对比 | 第36-38页 |
3.5 本章总结 | 第38-40页 |
第四章 LDPC编译码器的硬件设计 | 第40-56页 |
4.1 FPGA硬件开发平台 | 第40页 |
4.2 LDPC编码器的硬件设计 | 第40-45页 |
4.2.1 LDPC编码器的硬件实现架构 | 第40-41页 |
4.2.2 LDPC编码器内核设计介绍 | 第41-42页 |
4.2.3 LDPC编码器硬件测试与结果分析 | 第42-45页 |
4.3 LDPC译码器的硬件设计 | 第45-55页 |
4.3.1 LDPC译码器硬件实现架构 | 第45-46页 |
4.3.2 LDPC译码器内核设计介绍 | 第46-48页 |
4.3.3 LDPC译码器数据信息的量化分析 | 第48-51页 |
4.3.4 LDPC译码器硬件测试与结果分析 | 第51-55页 |
4.4 本章总结 | 第55-56页 |
第五章 基带编码调制系统的硬件设计 | 第56-74页 |
5.1 硬件系统介绍 | 第56页 |
5.2 交织器与解交织器的硬件设计 | 第56-58页 |
5.2.1 S随机交织器与解交织器的硬件设计 | 第56-57页 |
5.2.2 分量交织器与解交织器的硬件设计 | 第57页 |
5.2.3 交织器与解交织器的硬件测试 | 第57-58页 |
5.3 QPSK旋转调制解调技术硬件设计 | 第58-62页 |
5.3.1 QPSK旋转调制器硬件设计 | 第58-60页 |
5.3.2 QPSK旋转解调器硬件设计 | 第60-61页 |
5.3.3 QPSK旋转调制解调模块硬件测试 | 第61-62页 |
5.4 时频资源映射模块设计 | 第62-65页 |
5.4.1 时频资源映射模块的设计原理 | 第62-63页 |
5.4.2 时频资源映射模块的硬件实现 | 第63-64页 |
5.4.3 时频资源模块硬件测试 | 第64-65页 |
5.5 OFDM调制模块设计 | 第65-68页 |
5.5.1 FFT模块的硬件设计 | 第65-66页 |
5.5.2 循环前缀的硬件设计 | 第66-67页 |
5.5.3 OFDM模块硬件测试 | 第67-68页 |
5.6 基带编码调制系统整体测试 | 第68-72页 |
5.6.1 实际带电波形测试 | 第69-70页 |
5.6.2 系统实际性能测试 | 第70-72页 |
5.7 本章总结 | 第72-74页 |
第六章 总结与展望 | 第74-76页 |
6.1 论文总结 | 第74-75页 |
6.2 下一步研究工作 | 第75-76页 |
参考文献 | 第76-78页 |
附录 | 第78-80页 |
致谢 | 第80-81页 |
作者攻读学位期间发表的学术论文目录 | 第81页 |