| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-13页 |
| 1.1 课题背景及研究的目的和意义 | 第8页 |
| 1.2 JPEG2000研究现状 | 第8-11页 |
| 1.2.1 软硬件产品 | 第8-10页 |
| 1.2.2 算法实现 | 第10-11页 |
| 1.3 课题主要研究内容 | 第11-13页 |
| 第2章 JPEG2000编解码器的优化方案 | 第13-25页 |
| 2.1 JPEG2000编码器的优化方案 | 第13-21页 |
| 2.1.1 JPEG2000编码器的工作流程 | 第13页 |
| 2.1.2 2D-DWT的优化方案 | 第13-16页 |
| 2.1.3 Tier-1 编码器的优化方案 | 第16-18页 |
| 2.1.4 码率控制器的优化方案 | 第18-19页 |
| 2.1.5 Tier-2 编码器的优化方案 | 第19-21页 |
| 2.2 JPEG2000解码器的优化方案 | 第21-23页 |
| 2.2.1 JPEG2000解码器的工作流程 | 第21页 |
| 2.2.2 Tier-2 解码器的优化方案 | 第21-22页 |
| 2.2.3 Tier-1 解码器的优化方案 | 第22-23页 |
| 2.2.4 多级 2D-IDWT的优化方案 | 第23页 |
| 2.3 本章小结 | 第23-25页 |
| 第3章 JPEG2000编解码器的硬件实现 | 第25-42页 |
| 3.1 JPEG2000编码器的硬件实现 | 第25-34页 |
| 3.1.1 JPEG2000编码器的总体结构 | 第25页 |
| 3.1.2 编码器控制模块的硬件实现 | 第25-26页 |
| 3.1.3 多级 2D-DWT的硬件实现 | 第26-28页 |
| 3.1.4 Tier-1 编码器的硬件实现 | 第28-30页 |
| 3.1.5 码率控制器的硬件实现 | 第30-33页 |
| 3.1.6 Tier-2 编码器的硬件实现 | 第33-34页 |
| 3.2 JPEG2000解码器的硬件实现 | 第34-41页 |
| 3.2.1 解码器控制模块的硬件实现 | 第35-36页 |
| 3.2.2 Tier-2 解码器的硬件实现 | 第36-37页 |
| 3.2.3 Tier-1 解码器的硬件实现 | 第37-40页 |
| 3.2.4 多级 2D-IDWT的硬件实现 | 第40-41页 |
| 3.3 本章小结 | 第41-42页 |
| 第4章 JPEG2000编解码器的功能验证与性能评估 | 第42-49页 |
| 4.1 JPEG2000编解码器的功能验证 | 第42-44页 |
| 4.1.1 仿真 | 第42-43页 |
| 4.1.2 基于FPGA的硬件搭建 | 第43-44页 |
| 4.1.3 基于FPGA的软件驱动 | 第44页 |
| 4.1.4 FPGA验证结果 | 第44页 |
| 4.2 JPEG2000编解码器的性能评估 | 第44-48页 |
| 4.2.1 仿真时间与压缩失真 | 第44-46页 |
| 4.2.2 比较结果 | 第46-48页 |
| 4.3 本章小结 | 第48-49页 |
| 结论 | 第49-50页 |
| 参考文献 | 第50-54页 |
| 攻读学位期间发表的学术论文 | 第54-56页 |
| 致谢 | 第56页 |