面向胚胎型仿生硬件的电路划分算法研究
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第9-20页 |
| 1.1 课题背景及研究的目的和意义 | 第9-13页 |
| 1.1.1 胚胎电子系统的产生 | 第9页 |
| 1.1.2 细胞阵列的划分问题 | 第9-13页 |
| 1.2 国内外在该方向的研究现状及分析 | 第13-17页 |
| 1.2.1 国外研究现状 | 第13-14页 |
| 1.2.2 国内研究现状 | 第14-16页 |
| 1.2.3 现状分析 | 第16-17页 |
| 1.3 主要研究内容及论文结构 | 第17-20页 |
| 第2章 电路的图论模型 | 第20-28页 |
| 2.1 引言 | 第20页 |
| 2.2 从硬件描述语言到有向图的转换 | 第20-22页 |
| 2.3 C++的面向对象设计：电路的超图 | 第22-24页 |
| 2.4 YED图模型编辑器：有向图的可视化 | 第24-27页 |
| 2.5 本章小结 | 第27-28页 |
| 第3章 面积优先的划分算法研究 | 第28-52页 |
| 3.1 面积优化的需求分析 | 第28-29页 |
| 3.2 布线代价的数学模型 | 第29-30页 |
| 3.3 降低布线代价的划分算法设计 | 第30-50页 |
| 3.3.1 划分算法总体设计 | 第30-33页 |
| 3.3.2 二划分算法设计 | 第33-38页 |
| 3.3.3 划分效果的对比分析 | 第38-50页 |
| 3.4 小结 | 第50-52页 |
| 第4章 时序优先的划分算法研究 | 第52-73页 |
| 4.1 时序优化的需求分析 | 第52-55页 |
| 4.2 时延参数的确定 | 第55-59页 |
| 4.2.1 基本逻辑单元的时延参数 | 第56-57页 |
| 4.2.2 细胞单元的时延参数 | 第57-59页 |
| 4.3 关键路径的提取 | 第59-62页 |
| 4.3.1 时序路径的打散 | 第59-61页 |
| 4.3.2 最大路径传播时延计算 | 第61-62页 |
| 4.4 降低关键路径时延的划分算法设计 | 第62-72页 |
| 4.4.1 总体设计 | 第62-63页 |
| 4.4.2 塌缩策略的改变：路径优先搜索 | 第63-65页 |
| 4.4.3 初始划分的改变：路径等距分割 | 第65-66页 |
| 4.4.4 划分效果的对比分析 | 第66-72页 |
| 4.5 小结 | 第72-73页 |
| 第5章 综合性能最优的划分算法研究 | 第73-80页 |
| 5.1 综合性能的需求分析 | 第73页 |
| 5.2 两种划分方式的优势分析 | 第73-74页 |
| 5.3 时序约束下的面积最优算法设计 | 第74-78页 |
| 5.3.1 算法设计 | 第74-76页 |
| 5.3.2 性能测试 | 第76-78页 |
| 5.4 小结 | 第78-80页 |
| 第6章 实例应用：串口通信自修复电路的设计优化 | 第80-98页 |
| 6.1 引言 | 第80页 |
| 6.2 串口通信电路的仿生硬件设计 | 第80-85页 |
| 6.2.1 胚胎电子细胞阵列 | 第80-81页 |
| 6.2.2 修复策略 | 第81页 |
| 6.2.3 配置存储器设计 | 第81-82页 |
| 6.2.4 板级验证 | 第82-84页 |
| 6.2.5 现有硬件设计的问题分析 | 第84-85页 |
| 6.3 配置存储器的改进 | 第85-86页 |
| 6.3.1 多地址并行读取 | 第85页 |
| 6.3.2 消除不确定反馈 | 第85-86页 |
| 6.4 划分结果的工艺映射 | 第86-90页 |
| 6.5 划分算法的优化分析 | 第90-96页 |
| 6.5.1 DC综合与分析方法 | 第90-93页 |
| 6.5.2 划分效果的对比分析 | 第93-96页 |
| 6.6 小结 | 第96-98页 |
| 结论 | 第98-100页 |
| 参考文献 | 第100-107页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第107-109页 |
| 致谢 | 第109页 |
