| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9页 |
| 第一章 引言 | 第15-25页 |
| 1.1 研究背景 | 第15-20页 |
| 1.1.1 故障、错误以及失效的概念 | 第15-16页 |
| 1.1.2 粒子辐射引发的电路可靠性问题 | 第16-18页 |
| 1.1.3 工艺缩减对单粒子效应的影响 | 第18-20页 |
| 1.2 研究现状 | 第20-23页 |
| 1.2.1 加固设计方法 | 第20-22页 |
| 1.2.2 SEU/SET模拟方法及内建电流传感器 | 第22-23页 |
| 1.3 本文的研究内容及组织结构 | 第23-25页 |
| 1.3.1 研究内容 | 第23页 |
| 1.3.2 组织结构 | 第23-25页 |
| 第二章 单粒子效应基础知识 | 第25-36页 |
| 2.1 单粒子效应 | 第25-27页 |
| 2.1.1 单粒子效应的概念及分类 | 第25页 |
| 2.1.2 SEU和SET | 第25-27页 |
| 2.2 SEU/SET模拟方法 | 第27-31页 |
| 2.2.1 器件/电路混合模拟 | 第27-28页 |
| 2.2.2 电路模拟及瞬态电流模型 | 第28-31页 |
| 2.3 标准静态锁存器 | 第31-33页 |
| 2.3.1 工作原理 | 第31-32页 |
| 2.3.2 SEU/SET故障注入 | 第32-33页 |
| 2.4 内建电流传感器 | 第33-35页 |
| 2.4.1 源接型BICS | 第33页 |
| 2.4.2 体接型BICS | 第33-35页 |
| 2.5 本章小结 | 第35-36页 |
| 第三章 抗单粒子效应的加固设计方法概述 | 第36-47页 |
| 3.1 抗SET的加固设计方法 | 第36-39页 |
| 3.1.1 时间冗余电路 | 第36-37页 |
| 3.1.2 施密特触发器 | 第37-38页 |
| 3.1.3 CVSL门 | 第38-39页 |
| 3.2 抗SEU的加固设计方法 | 第39-44页 |
| 3.2.1 硬件冗余技术 | 第40-41页 |
| 3.2.2 分离节点的方法 | 第41-42页 |
| 3.2.3 检错纠错技术 | 第42-43页 |
| 3.2.4 切断反馈环的方法 | 第43-44页 |
| 3.3 同时抗SET和SEU的加固设计方法 | 第44-46页 |
| 3.4 本章小结 | 第46-47页 |
| 第四章 本文提出的单粒子加固锁存器设计 | 第47-57页 |
| 4.1 加固结构及容错原理 | 第47-49页 |
| 4.1.1 加固结构 | 第47-48页 |
| 4.1.2 延迟单元 | 第48页 |
| 4.1.3 容错原理 | 第48-49页 |
| 4.2 仿真实验 | 第49-52页 |
| 4.2.1 正常工作情形 | 第49-50页 |
| 4.2.2 SET故障注入 | 第50-51页 |
| 4.2.3 SEU故障注入 | 第51-52页 |
| 4.3 加固设计的综合比较 | 第52-56页 |
| 4.3.1 单粒子加固能力比较 | 第53页 |
| 4.3.2 性能与开销比较 | 第53-54页 |
| 4.3.3 PVT波动分析 | 第54-56页 |
| 4.4 本章小结 | 第56-57页 |
| 第五章 总结与展望 | 第57-59页 |
| 5.1 全文总结 | 第57页 |
| 5.2 对进一步工作的展望 | 第57-59页 |
| 参考文献 | 第59-64页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第64页 |