| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第11-16页 |
| 1.1 研究工作的背景与意义 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.3 本文的主要创新与贡献 | 第13-14页 |
| 1.4 本论文的结构安排 | 第14-16页 |
| 第二章 采集系统总体方案设计 | 第16-27页 |
| 2.1 数据采集系统可行性分析 | 第16-18页 |
| 2.2 核心器件选型 | 第18-23页 |
| 2.2.1 模数转换芯片选型 | 第18-20页 |
| 2.2.2 时钟芯片选型 | 第20-21页 |
| 2.2.3 FPGA芯片选型 | 第21-23页 |
| 2.3 数据采集系统架构方案对比分析 | 第23-25页 |
| 2.4 2.5GSPS高分辨率数据采集系统方案设计 | 第25-26页 |
| 2.5 本章小结 | 第26-27页 |
| 第三章 数据采集模块设计 | 第27-47页 |
| 3.1 低抖动采集系统时钟设计 | 第27-35页 |
| 3.1.1 时钟抖动的定义 | 第27-28页 |
| 3.1.2 时钟抖动对采集系统的影响 | 第28-29页 |
| 3.1.3 JESD204B系统时钟分析 | 第29-31页 |
| 3.1.4 时钟芯片配置及其外围电路设计 | 第31-35页 |
| 3.2 ADC控制及外围电路设计 | 第35-40页 |
| 3.2.1 ADC外部输入设计 | 第35-37页 |
| 3.2.2 ADC控制设计 | 第37-39页 |
| 3.2.3 ADC电源设计 | 第39-40页 |
| 3.3 高速串行数据流传输与接收 | 第40-46页 |
| 3.3.1 传统数据传输与串行传输对比 | 第40-42页 |
| 3.3.2 JESD204B链路建立与多通道同步 | 第42-45页 |
| 3.3.3 样本数据映射与解映射 | 第45-46页 |
| 3.4 本章小结 | 第46-47页 |
| 第四章 数据处理模块设计 | 第47-69页 |
| 4.1 常用数据采集模式设计 | 第47-54页 |
| 4.1.1 正常采集 | 第47-50页 |
| 4.1.2 峰值检测 | 第50-51页 |
| 4.1.3 高分辨率模式 | 第51-53页 |
| 4.1.4 平均模式 | 第53-54页 |
| 4.2 随机采样设计 | 第54-58页 |
| 4.2.1 随机采样工作原理 | 第54-55页 |
| 4.2.2 高精度时间测量电路方案设计 | 第55-56页 |
| 4.2.3 高精度时间间隔测量分析 | 第56-58页 |
| 4.3 顺序采样设计 | 第58-65页 |
| 4.3.1 顺序采样数据采集系统的影响 | 第59-60页 |
| 4.3.2 顺序采样方案设计 | 第60-61页 |
| 4.3.3 DDR3控制模块设计 | 第61-62页 |
| 4.3.4 分段存储与分段读取设计 | 第62-65页 |
| 4.4 波形数据传输设计 | 第65-68页 |
| 4.4.1 波形数据传输需求分析 | 第66页 |
| 4.4.2 基于DMA的波形数据传输设计 | 第66-68页 |
| 4.5 本章小结 | 第68-69页 |
| 第五章 系统调试优化与测试分析 | 第69-77页 |
| 5.1 系统调试中的问题及解决方案 | 第69-71页 |
| 5.1.1 时钟电路调试 | 第69-70页 |
| 5.1.2 ADC调试 | 第70页 |
| 5.1.3 FPGA调试 | 第70-71页 |
| 5.2 系统性能指标验证 | 第71-77页 |
| 5.2.1 ADC采样率测试 | 第71-72页 |
| 5.2.2 随机采样测试 | 第72页 |
| 5.2.3 顺序采样测试 | 第72-74页 |
| 5.2.4 垂直分辨率测试 | 第74-75页 |
| 5.2.5 系统有效位数和信噪比测试 | 第75-76页 |
| 5.2.6 高分辨率有效位数测试 | 第76-77页 |
| 第六章 全文总结与展望 | 第77-79页 |
| 6.1 全文总结 | 第77页 |
| 6.2 后续工作展望 | 第77-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-82页 |
| 附录 | 第82-83页 |
| 攻硕期间取得的研究成果 | 第83-84页 |