摘要 | 第1-5页 |
Abstract | 第5-7页 |
目录 | 第7-10页 |
第1章 概论 | 第10-23页 |
1.1 网络处理器简介 | 第10-15页 |
1.1.1 网络设备对于数据处理的需求 | 第10-11页 |
1.1.2 数据平面与控制平面 | 第11-12页 |
1.1.3 快速通道与慢速通道 | 第12-13页 |
1.1.4 ASIC | 第13页 |
1.1.5 主流网络处理器产品 | 第13-15页 |
1.2 新一代互联网络协议IPv6 | 第15-18页 |
1.2.1 IPv6概述 | 第15-16页 |
1.2.2 IPv6对QoS的支持 | 第16-18页 |
1.2.3 IPv6的地址 | 第18页 |
1.3 DiffServ(Differenciated Service) | 第18-23页 |
1.3.1 概述 | 第18-19页 |
1.3.2 实现原理 | 第19-21页 |
1.3.3 区分服务体系结构模型 | 第21-23页 |
第2章 网络处理器技术介绍 | 第23-34页 |
2.1 Intel IXA架构 | 第23页 |
2.2 Intel IXP2400体系结构 | 第23-24页 |
2.3 Intel IXP2400功能组成单元 | 第24-30页 |
2.3.1 Xscale核心 | 第24-25页 |
2.3.2 微引擎 | 第25-28页 |
2.3.3 ShaC单元 | 第28-29页 |
2.3.4 MSF | 第29页 |
2.3.5 SRAM控制器 | 第29-30页 |
2.3.6 DRAM控制器 | 第30页 |
2.3.7 PCI控制器 | 第30页 |
2.4 Intel IXA软件开发包 | 第30-33页 |
2.5 IXA WorkBench模拟器 | 第33-34页 |
第3章 总体设计 | 第34-44页 |
3.1 系统硬件 | 第34-35页 |
3.2 系统软件 | 第35-44页 |
3.2.1 系统数据结构 | 第35-36页 |
3.2.1.1 缓冲区句柄 | 第35页 |
3.2.1.2 数据包元数据(缓冲区描述符) | 第35-36页 |
3.2.2 输入端处理器 | 第36-41页 |
3.2.2.1 软件架构设计 | 第36-39页 |
3.2.2.2 核心组件数据包处理流程 | 第39-41页 |
3.2.3 输出端处理器 | 第41-44页 |
3.2.3.1 软件架构设计 | 第41-42页 |
3.2.3.2 核心组件数据包处理流程 | 第42-44页 |
第4章 关键功能模块的设计与实现 | 第44-85页 |
4.1 输入端处理器 | 第44-74页 |
4.1.1 数据包接收模块 | 第44页 |
4.1.2 IPv6区分服务功能流水线 | 第44-67页 |
4.1.2.1 以太网解封装分组过滤模块 | 第44-45页 |
4.1.2.2 DSCP流量分组模块 | 第45-54页 |
4.1.2.3 流量分组模块 | 第54-59页 |
4.1.2.4 流量监管模块 | 第59-65页 |
4.1.2.5 区分服务代码点标记模块 | 第65-67页 |
4.1.3 IPv6转发模块 | 第67-68页 |
4.1.4 队列管理器 | 第68页 |
4.1.5 CSIX调度器 | 第68页 |
4.1.6 CSIX发送模块 | 第68页 |
4.1.7 微模块之间的消息格式 | 第68-71页 |
4.1.8 指派循环变量 | 第71-72页 |
4.1.9 核心组件与微模块之间的通信 | 第72-74页 |
4.2 输出端处理器 | 第74-85页 |
4.2.1 CSIX接收模块 | 第74页 |
4.2.2 区分服务功能流水线 | 第74-81页 |
4.2.2.1 WRED模块 | 第75-81页 |
4.2.2.2 输出端队列管理器模块 | 第81页 |
4.2.2.3 输出端调度器模块 | 第81页 |
4.2.2.4 数据发送模块 | 第81页 |
4.2.3 微模块之间的消息格式 | 第81-83页 |
4.2.3.1 CSIX接收模块和输出端区分服务流水线 | 第81-82页 |
4.2.3.2 输出端区分服务流水线和队列管理器 | 第82页 |
4.2.3.3 输出端队列管理器模块和调度器模块 | 第82-83页 |
4.2.3.4 出队队列管理器模块和数据包发送模块 | 第83页 |
4.2.4 指派循环变量 | 第83-85页 |
第5章 总结与展望 | 第85-86页 |
参考文献 | 第86-87页 |
致谢 | 第87页 |