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系统级芯片(SoC)可测试性结构及其优化的研究

摘要第1-6页
Abstract第6-14页
第1章 绪论第14-34页
   ·课题背景第14-16页
   ·系统级芯片的设计方法学第16-18页
   ·可测试性设计技术第18-21页
     ·故障模型第18-19页
     ·测试矢量生成第19-20页
     ·可测试性设计第20-21页
   ·系统级芯片的可测试性设计技术第21-31页
     ·SoC测试结构的研究第21-25页
     ·内核测试标准IEEE P1500第25-27页
     ·混合信号SoC测试结构的研究第27-29页
     ·SoC测试优化的研究第29-31页
   ·本文的主要研究内容第31-32页
   ·论文结构第32-34页
第2章 基于TAM-Bus总线的SoC测试体系结构第34-62页
   ·引言第34页
   ·IEEE P1500 内核测试壳(Wrapper)设计第34-43页
     ·IEEE P1500 内核测试壳结构第34-37页
     ·测试壳指令集第37-38页
     ·测试壳的加装第38-43页
   ·SoC测试体系结构第43-51页
     ·测试存取机制(TAM)结构第43-45页
     ·SoC测试控制机制第45-49页
     ·基于TAM-Bus总线的SoC测试结构的特点第49-51页
   ·测试图形(Test Pattern)翻译第51-56页
     ·测试图形(Test Pattern)第51-53页
     ·测试图形翻译描述第53-55页
     ·测试图形翻译的验证第55-56页
   ·实例应用分析第56-61页
     ·SoC芯片LILAC简介第57页
     ·SoC测试策略第57-58页
     ·LILAC结果分析第58-61页
   ·本章小结第61-62页
第3章 基于遗传算法的内核测试壳及测试存取机制的协同优化第62-92页
   ·引言第62-65页
   ·TAM宽度约束下的测试壳优化第65-77页
     ·测试壳扫描链第65-66页
     ·测试壳扫描链划分问题第66-68页
     ·基于混合遗传算法的测试壳优化第68-75页
     ·测试壳优化结果第75-77页
   ·测试壳与TAM协同优化第77-91页
     ·IP核分配TAM协同优化第77-79页
     ·TAM测试总线划分协同优化第79-86页
     ·TAM测试总线细分协同优化第86-91页
   ·本章小结第91-92页
第4章 混合信号的SoC测试体系结构第92-112页
   ·引言第92页
   ·混合信号测试存取结构第92-104页
     ·混合信号测试存取机制(MTAM)第92-93页
     ·混合信号测试壳第93-101页
     ·混合信号TAM-Bus接口(MTBI)第101-102页
     ·混合信号SoC测试控制机制第102-104页
   ·实例研究第104-111页
     ·被测电路模块第105-106页
     ·混合信号测试壳和MTBI中的开关电路第106-108页
     ·结果分析第108-111页
   ·本章小结第111-112页
第5章 基于直方图法的ADC内建自测试第112-141页
   ·ADC特性简介第112-115页
   ·传统的基于直方图法的ADC测试第115-118页
     ·线性信号的ADC直方图分析法第116页
     ·正弦波信号的ADC直方图分析法第116-118页
   ·基于线性直方图法的ADC BIST方案第118-128页
     ·时间分解方案第118-120页
     ·并行时间分解方案第120-123页
     ·折叠线性直方图BIST方案第123-126页
     ·结果及评估第126-128页
   ·基于ΔΣ调制的片上模拟线性信号发生器第128-140页
     ·整体结构第128-129页
     ·数字Δ∑调制器第129-133页
     ·数字斜坡信号发生器及控制模块第133-134页
     ·一位DAC第134页
     ·低通滤波器第134页
     ·校准电路模块第134-137页
     ·结果及分析第137-140页
   ·本章小结第140-141页
结论第141-143页
参考文献第143-155页
附录A s344 翻译前后的测试图形文件第155-161页
附录B 遗传算法及其数学基础第161-169页
攻读博士学位期间所发表的论文第169-171页
致谢第171页

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