| 摘要 | 第1-5页 |
| ABSTRACT | 第5-7页 |
| 第一章 绪论 | 第7-11页 |
| §1.1 课题背景 | 第7-8页 |
| §1.2 发展现状和课题概述 | 第8-9页 |
| §1.3 本文主要贡献 | 第9-10页 |
| §1.4 本文的结构和安排 | 第10-11页 |
| 第二章 百兆以太网及其标准 | 第11-18页 |
| §2.1 百兆以太网概述 | 第11-12页 |
| §2.2 百兆以太网基本规范 | 第12-17页 |
| §2.2.1 快速以太网CSMA／CD MAC | 第13-14页 |
| §2.2.2 快速以太网PHY层 | 第14-15页 |
| §2.2.3 快速以太网MII和MDI | 第15-17页 |
| §2.3 本章小结 | 第17-18页 |
| 第三章 多协议百兆以太网线路接口设关键技术研究 | 第18-36页 |
| §3.1 一种对欠账轮循调度算法的低时延修正方案 | 第18-27页 |
| §3.1.1 欠账轮循调度算法(DRR)的研究与分析 | 第18-22页 |
| §3.1.2 低时延欠账轮循算法 | 第22-27页 |
| §3.2 一种分片轮循FIFO队列分流无阻塞设计 | 第27-30页 |
| §3.2.1 传统设计方法及其缺陷 | 第27-28页 |
| §3.2.2 分片轮循MAC层芯片无阻塞设计 | 第28-29页 |
| §3.2.3 FIFO队列分流无阻塞设计在百兆线路接口中的实现及性能分析 | 第29-30页 |
| §3.3 分段存储的CAM+SRAM高速IPV6路由查找方案 | 第30-35页 |
| §3.3.1 分段存储CAM+SRAM方案的提出 | 第31-32页 |
| §3.3.2 分段存储CAM+SRAM方案的实现原理 | 第32-34页 |
| §3.3.3 分段存储CAM+SRAM方案的优缺点 | 第34-35页 |
| §3.4 本章小结 | 第35-36页 |
| 第四章 T比特路由器体系结构与多协议百兆线路接口方案设计 | 第36-41页 |
| §4.1 T比特路由器的体系结构及百兆线路接口在系统中的位置 | 第36-39页 |
| §4.1.1 T比特路由器的体系结构 | 第36-38页 |
| §4.1.2 T比特路由器路由单元模型及百兆线路接口在系统中的位置 | 第38-39页 |
| §4.2 百兆线路接口的基本功能 | 第39页 |
| §4.3 百兆线路接口的设计方案 | 第39-40页 |
| §4.4 本章小结 | 第40-41页 |
| 第五章 多协议百兆以太网线路接口的具体实现 | 第41-54页 |
| §5.1 百兆线路接口关键器件选型和总体实现结构 | 第41-43页 |
| §5.2 输入链路处理 | 第43-46页 |
| §5.2.1 输入链路处理子单元总体设计 | 第43-44页 |
| §5.2.2 目的地址和分组类型过滤 | 第44-45页 |
| §5.2.3 输入查表 | 第45-46页 |
| §5.3 输出链路处理 | 第46-53页 |
| §5.3.1 输出链路处理子单元总体设计 | 第46-47页 |
| §5.3.2 输出查表 | 第47-48页 |
| §5.3.3 组播复制 | 第48-50页 |
| §5.3.4 基于低时延DRR算法的整包调度 | 第50-53页 |
| §5.4 本章小结 | 第53-54页 |
| 第六章 多协议百兆以太网线路接口运行调试设计和系统测试 | 第54-61页 |
| §6.1 输入输出流程 | 第54-56页 |
| §6.2 运行设计 | 第56-57页 |
| §6.3 调试设计 | 第57-58页 |
| §6.4 系统测试 | 第58-59页 |
| §6.5 本章小结 | 第59-61页 |
| 结束语 | 第61-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-66页 |
| 作者在攻读硕士学位期间撰写的论文 | 第66页 |
