| 第一章 引言 | 第1-15页 |
| 1．1 视频动目标识别与跟踪系统简介 | 第11页 |
| 1．2 课题的研究任务 | 第11页 |
| 1．3 国内外研究动态 | 第11-14页 |
| 1．4 主要研究工作 | 第14页 |
| 1．5 论文安排 | 第14-15页 |
| 第二章 红外动目标跟踪与识别系统设计要求及组成模块介绍 | 第15-20页 |
| 2．1 设计任务及要求 | 第15-16页 |
| 2．1．1 设计任务 | 第15页 |
| 2．1．2 设计要求 | 第15-16页 |
| 2．1．2．1 运动目标特性 | 第15页 |
| 2．1．2．2 背景特性 | 第15页 |
| 2．1．2．3 频数据的特征 | 第15-16页 |
| 2．2 设计指标 | 第16页 |
| 2．2．1 系统对视频数据输入方式的选择及处理精度要求 | 第16页 |
| 2．2．2 数字视频处理要求 | 第16页 |
| 2．2．3 硬件系统应具有一定自检及自动复位功能 | 第16页 |
| 2．3 本系统各组成模块 | 第16-18页 |
| 2．3．1 UNIT1（硬件模块）功能简介 | 第17页 |
| 2．3．2 UNIT2（DSP程序模块）功能简介 | 第17页 |
| 2．3．3 UNIT3（驱动程序模块）功能简介 | 第17-18页 |
| 2．3．4 UNIT4（上层应用程序模块）功能简介 | 第18页 |
| 2．4 本系统硬件平台（硬件模块）主要优点 | 第18-20页 |
| 第三章 系统层状结构模型 | 第20-34页 |
| 3．1 系统层状结构模型 | 第20页 |
| 3．2 系统层状结构模型分析 | 第20-32页 |
| 3．2．1 电源层 | 第20-21页 |
| 3．2．2 模块层 | 第21-23页 |
| 3．2．3 协议层 | 第23-29页 |
| 3．2．3．1 通信协议 | 第23-28页 |
| 3．2．3．1．1 硬件与DSP程序 | 第23-24页 |
| 3．2．3．1．2 PCI9054与DSP之间的控制 | 第24-25页 |
| 3．2．3．1．3 DSP程序与上层应用程序 | 第25-28页 |
| 3．2．3．1．3．1 上层应用程序到DSP程序 | 第25-28页 |
| 3．2．3．1．3．3 DSP对主机中断的控制 | 第28页 |
| 3．2．3．1．4 驱动程序与上层应用程序 | 第28页 |
| 3．2．3．2 硬件资源 | 第28-29页 |
| 3．2．4 控制层 | 第29-31页 |
| 3．2．5 初始状态层 | 第31页 |
| 3．2．6 整机功能层 | 第31-32页 |
| 3．3 分层的意义 | 第32-34页 |
| 第四章 红外动目标跟踪与识别系统硬件模块 | 第34-50页 |
| 4．1 硬件系统方案 | 第34-42页 |
| 4．1．1 硬件原理框图 | 第34-35页 |
| 4．1．2 硬件原理框图说明 | 第35-42页 |
| 4．1．2．1 视频接口单元 | 第35-37页 |
| 4．1．2．2 输入输出缓冲FIFO | 第37页 |
| 4．1．2．3 可编程控制器（FPGA） | 第37-38页 |
| 4．1．2．4 数字图像存储器（SRAM） | 第38-40页 |
| 4．1．2．5 PCI接口电路 | 第40-41页 |
| 4．1．2．6 在线检测及恢复 | 第41-42页 |
| 4．2 硬件系统工作原理及流程 | 第42-50页 |
| 4．2．1 红外动目标识别跟踪系统的工作流程 | 第42-43页 |
| 4．2．2 工作流程说明 | 第43页 |
| 4．2．3 硬件模块工作过程 | 第43-50页 |
| 4．2．3．1 视频数据流框图 | 第43-44页 |
| 4．2．3．2 硬件模块的工作过程 | 第44页 |
| 4．2．3．3 总线仲裁基本算法 | 第44-45页 |
| 4．2．3．4 总线仲裁的实现 | 第45-48页 |
| 4．2．3．5 本系统硬件模块特点及升级潜力 | 第48-50页 |
| 第五章 硬件模块调试及整机联调 | 第50-59页 |
| 5．1 调试说明 | 第50页 |
| 5．2． 调试框图 | 第50-51页 |
| 5．3 调试仪器及软件 | 第51页 |
| 5．3．1 调试仪器 | 第51页 |
| 5．3．2 调试软件 | 第51页 |
| 5．4 硬件独立调试 | 第51-53页 |
| 5．4．1 整机物理调试 | 第51页 |
| 5．4．2 各模块独立调试 | 第51-53页 |
| 5．4．2．1 视频接口的调试 | 第51-52页 |
| 5．4．2．2 输入缓冲FIFIO的调试 | 第52页 |
| 5．4．2．3 FPGA的调试 | 第52页 |
| 5．4．2．4 SRAM的调试 | 第52-53页 |
| 5．4．2．5 DSP的调试 | 第53页 |
| 5．4．2．6 PCI接口的调试 | 第53页 |
| 5．5 硬件模块级调试（通过JTAG进行调试） | 第53-55页 |
| 5．5．1 调试前准备 | 第53-54页 |
| 5．5．1．1 FPGA加载程序 | 第53页 |
| 5．5．1．2 待调板卡加载驱动程序 | 第53-54页 |
| 5．5．2 DSP至SRAM | 第54页 |
| 5．5．3 A/D至SRAM | 第54-55页 |
| 5．5．3．1 A/D至FIFO（经FPGA）至SRAM | 第54-55页 |
| 5．5．3．2 A/D至FIFO至D/A（测试板） | 第55页 |
| 5．5．3．3 SRAM至D/A（测试板） | 第55页 |
| 5．5．4 工业PC（上层应用程序）与硬件模块的通信 | 第55页 |
| 5．6 整个系统的联机调试 | 第55-56页 |
| 5．6．1 通过JTAG对系统进行调试 | 第55-56页 |
| 5．6．2 通过HPI口进行调试 | 第56页 |
| 5．7 图象采集系统的特性参数 | 第56-59页 |
| 5．7．1 平均暗输出 | 第57页 |
| 5．7．2 暗输出不均匀性 | 第57-58页 |
| 5．7．3 暗噪声 | 第58-59页 |
| 第六章 硬件关键技术研究 | 第59-83页 |
| 6．1 电路板电磁兼容设计 | 第59-70页 |
| 6．1．1 高速数字电路信号完整性分析 | 第59-67页 |
| 6．1．1．1 高速电路的基本概念 | 第59-65页 |
| 6．1．1．2 不同拓扑结构对信号的影响 | 第65页 |
| 6．1．1．3 信号的端接 | 第65-67页 |
| 6．1．1．4 影响信号端接的几个关键因素 | 第67页 |
| 6．1．2 高速数字电路PCB板制作 | 第67-70页 |
| 6．1．2．1 电源、地线的处理 | 第68页 |
| 6．1．2．2 数字电路与模拟电路的共地处理 | 第68-69页 |
| 6．1．2．3 大面积导体中连接腿的处理 | 第69页 |
| 6．1．2．4 布线中网络系统的作用 | 第69页 |
| 6．1．2．5 设计规则检查（DRC） | 第69-70页 |
| 6．2 系统可靠性研究及对策 | 第70-83页 |
| 6．2．1 概述 | 第70页 |
| 6．2．2 可靠性主要技术指标 | 第70-72页 |
| 6．2．3 可靠性模型的建立和分析 | 第72-74页 |
| 6．2．3．1 系统可靠性设计与分析的主要内容 | 第72-73页 |
| 6．2．3．2 系统可靠性模型及作用 | 第73页 |
| 6．2．3．3 本系统硬件模块可靠性模型 | 第73-74页 |
| 6．2．4 系统可靠性计算 | 第74-78页 |
| 6．2．4．1 硬件模块可靠度 | 第74-76页 |
| 6．2．4．2 硬件模块累积故障分布 | 第76-78页 |
| 6．2．5 提高系统可靠性的途径探讨 | 第78-83页 |
| 6．2．5．1 余度设计 | 第78页 |
| 6．2．5．2 本系统硬件模块中采用的余度设计及其效果 | 第78-80页 |
| 6．2．5．3 本系统硬件模块可采用的其它余度设计方案及其效果 | 第80-83页 |
| 结束语 | 第83-84页 |
| 参考文献 | 第84-86页 |
| 致谢 | 第86-87页 |
