基于PXI Express总线的高速数字信号中和器设计与实现
| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-16页 |
| ·研究的背景 | 第11-12页 |
| ·数字信号中和器的工作原理及其发展应用情况 | 第12-13页 |
| ·研究的目的和意义 | 第13-14页 |
| ·课题主要工作和研究成果 | 第14-15页 |
| ·论文结构 | 第15-16页 |
| 第二章 数字信号中和器总体设计 | 第16-20页 |
| ·系统设计目标与要求 | 第16-17页 |
| ·设计目标 | 第16页 |
| ·设计要求分析 | 第16-17页 |
| ·系统总体设计框架 | 第17-19页 |
| ·小结 | 第19-20页 |
| 第三章 数字信号中和器硬件设计 | 第20-51页 |
| ·高速ADC 硬件电路设计 | 第20-32页 |
| ·ADC 基本原理介绍 | 第20-24页 |
| ·ADC 器件选型 | 第24-27页 |
| ·ADC 前端设计 | 第27-32页 |
| ·高速前置放大电路设计 | 第32-34页 |
| ·高速时钟电路设计 | 第34-37页 |
| ·时钟电路方案设计 | 第34-36页 |
| ·器件分析与电路图确定 | 第36-37页 |
| ·电源模块硬件电路设计 | 第37-41页 |
| ·电源部分方案设计 | 第37-38页 |
| ·主要器件分析与电路设计 | 第38-41页 |
| ·高速PCB 设计 | 第41-42页 |
| ·系统布局 | 第41页 |
| ·布线 | 第41-42页 |
| ·基于FPGA 的PXI-E 4X 设计 | 第42-50页 |
| ·RocketIO GTP 收发器简介 | 第42-44页 |
| ·GTP 参考时钟设计 | 第44-48页 |
| ·IP 核设计 | 第48-50页 |
| ·小结 | 第50-51页 |
| 第四章 数据信号中和器软件设计 | 第51-69页 |
| ·FPGA 片上积累算法 | 第51-58页 |
| ·总体方案设计 | 第51-53页 |
| ·部分设计说明 | 第53-58页 |
| ·FPGA PXI-E DMA 设计 | 第58-66页 |
| ·PXIE 技术介绍 | 第58-60页 |
| ·PXIE-DMA 原理分析 | 第60页 |
| ·DMA 设计 | 第60-66页 |
| ·上位机软件设计 | 第66-68页 |
| ·小结 | 第68-69页 |
| 第五章 系统性能测试及分析 | 第69-77页 |
| ·测试环境 | 第69页 |
| ·系统性能测试与分析 | 第69-76页 |
| ·信号调理测试 | 第69-70页 |
| ·系统测试 | 第70-76页 |
| ·小结 | 第76-77页 |
| 结束语 | 第77-79页 |
| 系统PCB 版图 | 第79-80页 |
| 系统实物图 | 第80-81页 |
| 致谢 | 第81-82页 |
| 参考文献 | 第82-84页 |
| 作者在学期间取得的学术成果 | 第84页 |
