| 摘要 | 第1-6页 |
| Abstract | 第6-9页 |
| 1 绪论 | 第9-20页 |
| ·传统共享总线面临的问题 | 第9-10页 |
| ·互联技术的发展趋势 | 第10-12页 |
| ·新兴互联技术简介 | 第12-16页 |
| ·RapidIO与其它互联技术的比较 | 第16-17页 |
| ·RapidIO的发展与研究现状 | 第17-18页 |
| ·课题研究的意义 | 第18-19页 |
| ·论文的章节安排 | 第19-20页 |
| 2 RapidIO技术规范 | 第20-44页 |
| ·RapidIO协议层次结构 | 第20页 |
| ·RapidIO操作的概述 | 第20-21页 |
| ·RapidIO的包格式 | 第21-22页 |
| ·RapidIO协议各层次的研究 | 第22-43页 |
| ·RapidIO逻辑层的研究 | 第22-32页 |
| ·RapidIO传输层的研究 | 第32-33页 |
| ·RapidIO串行物理层的研究 | 第33-43页 |
| ·本章小结 | 第43-44页 |
| 3 DSP系统中RapidIO互联解决方案 | 第44-60页 |
| ·传统多DSP系统互联方案的介绍 | 第44-49页 |
| ·利用TMS320C6X的主机接口(HPI)组成多DSP互连系统 | 第44-46页 |
| ·利用TMS320C6X的EMIF组成多DSP互连系统 | 第46-48页 |
| ·利用TMS320C5X/C6X的McBSP组成多DSP互连系统 | 第48-49页 |
| ·多DSP系统互联接口技术的发展趋势 | 第49-54页 |
| ·高性能DSP互连接口技术及其发展 | 第49-51页 |
| ·根据传输特性对互连技术的分类 | 第51-53页 |
| ·系统级设计考虑 | 第53页 |
| ·总结 | 第53-54页 |
| ·串行RapidIO在多DSP系统中的应用 | 第54-60页 |
| ·DSP的选择 | 第55-56页 |
| ·SRIO交换芯片的选择 | 第56页 |
| ·并行信号处理模块的互联结构 | 第56-57页 |
| ·多DSP并行信号处理系统 | 第57-59页 |
| ·结束语 | 第59-60页 |
| 4 RapidIO的FPGA实现 | 第60-79页 |
| ·使用FPGA实现RapidIO的优势 | 第60-61页 |
| ·利用FPGA实现RapidIO协议的关键模块的设计 | 第61-66页 |
| ·时钟布局的设计 | 第61-62页 |
| ·发送和接收缓冲区的设计 | 第62-63页 |
| ·串行和并行化模块的设计 | 第63-64页 |
| ·发送训练状态机和接收训练状态机模块的设计 | 第64页 |
| ·发送状态机和接收状态机模块的设计 | 第64-65页 |
| ·接口模块的设计 | 第65页 |
| ·功能验证 | 第65-66页 |
| ·基于IPcore的FPGA设计方法 | 第66-67页 |
| ·Xilinx SRIO IPcore简介 | 第67-70页 |
| ·逻辑/传输层 | 第68-70页 |
| ·物理层 | 第70页 |
| ·系统方案 | 第70-73页 |
| ·模块功能及关键技术说明 | 第73-79页 |
| ·LVDS发送模块说明 | 第73-74页 |
| ·LVDS接收模块 | 第74页 |
| ·IQ数据解帧模块 | 第74-75页 |
| ·IQ数据成帧模块 | 第75页 |
| ·CPU接口模块 | 第75-76页 |
| ·时钟产生与检测模块 | 第76页 |
| ·测试模块 | 第76-77页 |
| ·RapidIO转换模块 | 第77-79页 |
| 5 系统的调试与验证 | 第79-89页 |
| ·FPGA器件选型 | 第79页 |
| ·软件仿真 | 第79-83页 |
| ·1×模式数据包的收发 | 第79-80页 |
| ·4×模式数据包的收发 | 第80页 |
| ·利用维护包对device ID的修改 | 第80-83页 |
| ·硬件实现 | 第83-89页 |
| ·系统的启动过程概述 | 第83页 |
| ·资源占用情况分析 | 第83-85页 |
| ·使用ChipScope进行调试 | 第85-86页 |
| ·眼图测试 | 第86-89页 |
| 6 结论与展望 | 第89-90页 |
| 致谢 | 第90-91页 |
| 参考文献 | 第91-93页 |
