基于FPGA的全数字延时锁相环研究与设计
| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第11-15页 |
| 1.1 课题研究意义 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.3 文章的主要工作及结构的安排 | 第13-15页 |
| 第2章 锁相环基本理论 | 第15-27页 |
| 2.1 锁相环 | 第15-22页 |
| 2.1.1 锁相环的工作原理 | 第16-20页 |
| 2.1.2 锁相环的工作状态 | 第20-21页 |
| 2.1.3 锁相环的应用 | 第21-22页 |
| 2.2 延迟锁相环 | 第22-25页 |
| 2.3 DLL与PLL的比较 | 第25-26页 |
| 2.4 本章小结 | 第26-27页 |
| 第3章 全数字延时锁相环的设计 | 第27-41页 |
| 3.1 全数字延时锁相环概述 | 第27页 |
| 3.2 全数字延时锁相环的原理与结构框图 | 第27-33页 |
| 3.2.1 DLL的结构与工作原理 | 第27-31页 |
| 3.2.2 模拟DLL与数字DLL的比较 | 第31-32页 |
| 3.2.3 ADDLL的结构与工作原理 | 第32-33页 |
| 3.3 各模块的设计 | 第33-40页 |
| 3.3.1 鉴相器模块 | 第33-35页 |
| 3.3.2 测频模块 | 第35页 |
| 3.3.3 延迟单元 | 第35-36页 |
| 3.3.4 相位测量模块 | 第36-37页 |
| 3.3.5 相位调节模块 | 第37-39页 |
| 3.3.6 相移模块 | 第39-40页 |
| 3.4 本章小结 | 第40-41页 |
| 第4章 系统设计及仿真测试 | 第41-49页 |
| 4.1 系统仿真结果 | 第43-45页 |
| 4.2 系统硬件测试 | 第45-47页 |
| 4.3 本章小结 | 第47-49页 |
| 第5章 总结与展望 | 第49-51页 |
| 5.1 研究工作总结 | 第49页 |
| 5.2 前景展望 | 第49-51页 |
| 参考文献 | 第51-57页 |
| 作者攻读学位期间的科研成果 | 第57-59页 |
| 致谢 | 第59页 |
