NAND Flash主机接口控制器技术研究
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 课题研究背景和意义 | 第10-11页 |
| 1.2 NAND Flash控制器现状 | 第11-13页 |
| 1.3 论文主要工作和结构安排 | 第13-14页 |
| 第二章 NAND Flash接口协议简介 | 第14-29页 |
| 2.1 ONFI接口协议简介 | 第14-18页 |
| 2.1.1 ONFI标准产生背景 | 第14页 |
| 2.1.2 ONFI闪存结构及接口说明 | 第14-16页 |
| 2.1.3 ONFI控制器结构与指令 | 第16-17页 |
| 2.1.4 ONFI数据操作 | 第17-18页 |
| 2.2 eMMC接口协议简介 | 第18-28页 |
| 2.2.1 eMMC标准产生背景 | 第18-19页 |
| 2.2.2 eMMC设备结构和总线操作 | 第19-22页 |
| 2.2.3 eMMC设备工作模式 | 第22-28页 |
| 2.2.3.1 启动模式 | 第22-24页 |
| 2.2.3.2 初始化模式 | 第24-25页 |
| 2.2.3.3 数据传输模式 | 第25-27页 |
| 2.2.3.4 中断模式 | 第27-28页 |
| 2.2.3.5 睡眠模式 | 第28页 |
| 2.3 本章小结 | 第28-29页 |
| 第三章 eMMC控制器硬件设计 | 第29-47页 |
| 3.1 eMMC控制器硬件结构 | 第29-30页 |
| 3.2 命令控制模块 | 第30-41页 |
| 3.2.1 取命令模块 | 第30-32页 |
| 3.2.1.1 命令接收的设计 | 第30-31页 |
| 3.2.1.2 CRC7 模块设计 | 第31页 |
| 3.2.1.3 取命令模块的端口信号设计 | 第31-32页 |
| 3.2.2 命令解码模块 | 第32-36页 |
| 3.2.2.1 命令解码模块通信结构 | 第32-33页 |
| 3.2.2.2 命令检测设计 | 第33页 |
| 3.2.2.3 译码电路设计 | 第33-35页 |
| 3.2.2.4 命令解码模块的端口信号设计 | 第35-36页 |
| 3.2.3 状态机 | 第36-39页 |
| 3.2.4 配置寄存器 | 第39页 |
| 3.2.5 响应发生器 | 第39-41页 |
| 3.2.5.1 响应内容的产生 | 第40-41页 |
| 3.2.5.2 响应发送 | 第41页 |
| 3.3 数据控制模块 | 第41-44页 |
| 3.3.1 异步FIFO | 第41-42页 |
| 3.3.2 数据控制单元 | 第42-44页 |
| 3.3.2.1 寄存器设计 | 第42页 |
| 3.3.2.2 数据控制单元状态机设计 | 第42-44页 |
| 3.4 同步电路的设计 | 第44-46页 |
| 3.4.1 亚稳态的危害 | 第44页 |
| 3.4.2 信号同步 | 第44-46页 |
| 3.5 本章小结 | 第46-47页 |
| 第四章 验证 | 第47-62页 |
| 4.1 功能仿真 | 第47-58页 |
| 4.1.1 功能仿真及工具介绍 | 第47页 |
| 4.1.2 命令验证 | 第47-56页 |
| 4.1.3 数据传输验证 | 第56-58页 |
| 4.2 FPGA验证 | 第58-61页 |
| 4.2.1 FPGA介绍 | 第58页 |
| 4.2.2 验证过程和结果分析 | 第58-61页 |
| 4.2.3 工程所占资源 | 第61页 |
| 4.3 本章小结 | 第61-62页 |
| 第五章总结与展望 | 第62-63页 |
| 参考文献 | 第63-65页 |
| 攻读硕士学位期间取得的研究成果 | 第65-66页 |
| 致谢 | 第66-67页 |
| 附件 | 第67页 |
