| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 研究背景 | 第10-11页 |
| 1.1.1 移动通信技术的发展 | 第10-11页 |
| 1.1.2 大规模MIMO技术 | 第11页 |
| 1.2 论文的研究内容及意义 | 第11页 |
| 1.3 论文组织结构 | 第11-14页 |
| 第二章 锁相环理论 | 第14-32页 |
| 2.1 锁相环的基本组成及原理 | 第14-20页 |
| 2.1.1 锁相环的组成及数学模型 | 第14-18页 |
| 2.1.2 锁相环路的基本方程 | 第18-20页 |
| 2.2 锁相环的跟踪特性 | 第20-25页 |
| 2.2.1 静态特性 | 第20页 |
| 2.2.2 线性跟踪特性 | 第20-25页 |
| 2.3 锁相环的噪声 | 第25-28页 |
| 2.4 锁相环路的稳定性 | 第28-31页 |
| 2.5 本章小结 | 第31-32页 |
| 第三章 3.5GHz频率合成器研究 | 第32-46页 |
| 3.1 频率合成技术的发展 | 第32-35页 |
| 3.1.1 直接频率合成技术(DS-Direct frequency Synthesis) | 第32-33页 |
| 3.1.2 锁相环频率合成技术(PLL-Phase Locked Loop) | 第33页 |
| 3.1.3 直接数字频率合成技术(DDS-Direct Digital frequency Synthesis) | 第33-34页 |
| 3.1.4 混合频率合成技术 | 第34-35页 |
| 3.2 频率合成技术的性能指标 | 第35-37页 |
| 3.2.1 频率范围和频率分辨率 | 第35页 |
| 3.2.2 频率转换时间 | 第35页 |
| 3.2.3 杂散抑制度 | 第35-36页 |
| 3.2.4 功率输出 | 第36页 |
| 3.2.5 相位噪声 | 第36-37页 |
| 3.3 实际电路中频率合成器的常见结构 | 第37-39页 |
| 3.3.1 整数和小数分频锁相环频率合成器 | 第37-38页 |
| 3.3.2 多环锁相环结构 | 第38-39页 |
| 3.3.3 DDS+PLL混合结构 | 第39页 |
| 3.4 3.5GHz频率源设计 | 第39-45页 |
| 3.4.1 频率合成器芯片HMC834 | 第40-41页 |
| 3.4.2 锁相环路滤波器的设计 | 第41-42页 |
| 3.4.3 锁相电路的实现 | 第42-44页 |
| 3.4.4 电路测试结果 | 第44-45页 |
| 3.5 本章小结 | 第45-46页 |
| 第四章 不同锁相环输出信号相位自校准系统设计 | 第46-64页 |
| 4.1 锁相环相位自校准系统总体框图 | 第46页 |
| 4.2 校准系统各模块的设计 | 第46-62页 |
| 4.2.1 参考信号缓冲器 | 第46-48页 |
| 4.2.2 LC低通滤波器设计 | 第48-52页 |
| 4.2.3 锁相环频率合成器 | 第52-53页 |
| 4.2.4 3.5GHz功分器设计 | 第53-57页 |
| 4.2.5 带通滤波器和射频放大器 | 第57-59页 |
| 4.2.6 正交解调器和差分运算放大器 | 第59-61页 |
| 4.2.7 控制单元和电源模块 | 第61-62页 |
| 4.3 算法实现 | 第62-63页 |
| 4.4 本章小结 | 第63-64页 |
| 第五章 相位自校准系统整体性能测试 | 第64-70页 |
| 5.1 自校准系统实物和测试场景 | 第64-65页 |
| 5.2 断开闭环反馈时的测试结果 | 第65-67页 |
| 5.3 开启闭环反馈时的测试结果 | 第67-69页 |
| 5.4 本章小结 | 第69-70页 |
| 第六章 总结与展望 | 第70-72页 |
| 6.1 本文工作总结 | 第70页 |
| 6.2 后续工作展望 | 第70-72页 |
| 致谢 | 第72-74页 |
| 参考文献 | 第74-76页 |
| 作者简介 | 第76页 |
